CN107835988B - 用于高速存储器接口的低功率时钟定时 - Google Patents

Abstract

公开了用于自适应通信接口中的方法、装置和系统。提供了一种自适应通信接口，其中，在高速操作模式中提供的高速时钟在低功率操作模式中被抑制。在低功率操作模式中，低速命令时钟用于存储器设备与片上系统、应用处理器或其他设备之间的数据传递。一种用于操作自适应通信接口的方法可包括：使用第一时钟信号来控制至存储器设备的命令在命令总线上的传输。在第一操作模式中，第一时钟信号控制在自适应通信接口上的数据传输。在第二操作模式中，第二时钟信号控制在自适应通信接口上的数据传输。第二时钟信号的频率可大于第一时钟信号的频率。

Description

用于高速存储器接口的低功率时钟定时

相关申请的交叉引用

本申请要求于2015年7月14日在美国专利商标局提交的美国临时申请No.62/192,235、以及于2016年7月7日在美国专利商标局提交的非临时申请No.15/204,755的优先权和权益，这些申请的全部内容通过援引纳入于此。

技术领域

本公开一般涉及用于高速集成电路设备的时钟生成电路，尤其涉及在高速存储器设备中提供低功率时钟定时。

背景

在处理电路中使用并在图形存储器卡中提供的存储器设备的制造商以及此类存储器设备的用户经历对存储器密度和速度的需求的持续增加。制造商和片上系统(SoC)供应商可通过增加存储器系统的操作频率来进行响应。例如，存在对增加双倍数据率(DDR)同步动态随机存取存储器(SDRAM)的操作频率的持续压力。例如，4.2吉比特每秒(Bbps)的第四代低功率DDR(LPDDR4)的标称操作频率可能不足以满足演进的应用需求。对于设计者还存在减小功耗、同时保持或增加与用于移动通信设备中的存储器设备相关联的数据率(例如，以便通过降低的功耗来减少电池耗尽)的持续压力。

以高速存储器作为示例，JEDEC固态技术联盟或电子器件工程联合委员会(JEDEC)已指定图形双倍数据率类型5(GDDR5)标准来为LPDDR4以及其它高速存储器设备和阵列(包括图形卡等等)提供高速接口。符合GDDR5标准的存储器设备可以每个写时钟(WCK)传递32比特宽的数据字。为了实现指定的吞吐量，存储器设备可在内部存储器核心处在两个时钟循环内执行256比特宽的写或读存取。这种存储器设备可在一系列半个WCK时钟循环上在I/O引脚处传递八个对应的32比特宽的字。

使用WCK时钟定时方案以满足更高的速度可增加I/O所需要的引脚数目以及在翻转WCK时消耗的功率。在一些实现中，可使用检错和纠错(EDC)信号来解决抖动和相位偏移，并且可以使用提供定时信息的数据总线反相信号来控制与在存储器总线上传送的对应数据字节相关的信令，从而进一步增加引脚要求和功耗。

概述

本文所公开的某些方面涉及一种自适应通信接口，该自适应通信接口可以提供高速操作模式和低功率操作模式以及其它操作模式。在该自适应通信接口中，在高速操作模式中提供的高速时钟在低功率操作模式中被抑制。在低功率操作模式中，低速命令时钟用于存储器设备与SoC、应用处理器或其他设备之间的数据传递。

在本公开的一方面，一种用于操作耦合存储器设备和存储器控制器的通信接口的方法包括：向所述存储器设备传送具有第一频率的第一时钟信号，以及使用所述第一时钟信号来控制至所述存储器设备的命令在所述通信接口的命令总线上的传输。在第一操作模式中，所述第一时钟信号用于控制第一数据在所述通信接口的数据总线上的传输。在第二操作模式中，向所述存储器设备传送具有大于所述第一频率的第二频率的第二时钟信号，并且所述第二时钟信号可用于控制第二数据在所述数据总线上的传输。所述第二时钟信号在所述第一操作模式中可被抑制。

在一些方面，所述第一时钟信号和所述第二时钟信号由所述存储器控制器提供。在所述通信接口上的一些事务中，所述第一数据可由所述存储器控制器传送给所述存储器设备。在所述通信接口上的其他事务中，所述第一数据由所述存储器设备传送给所述存储器控制器。在一个示例中，所述存储器控制器被实施在应用处理器中。在另一示例中，所述存储器控制器被实施在SoC设备中。所述存储器控制器可包括时钟和数据恢复(CDR)电路，所述CDR电路部分地基于所述数据总线上的信令状态的转变来提供采样时钟。所述存储器设备包括被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述数据总线上的信令状态的转变的逻辑。

在一个方面，所述方法包括：生成低速时钟信号，以及基于训练信息来相移所述低速时钟信号以获得所述第一时钟信号。所述第二频率是所述第一频率的至少两倍。在一些实例中，所述第一频率不超过所述第二频率的四分之一。

在一些方面，所述方法包括：在所述第二操作模式中生成高速时钟信号，向所述高速时钟信号施加第一延迟以获得高速读时钟信号，向所述高速时钟信号施加第二延迟以获得高速写时钟信号。所述第一延迟和所述第二延迟可基于训练信息来配置。所述方法可进一步包括：在所述第二操作模式中的存储器读操作期间，选择所述高速读时钟信号以作为所述第二时钟传输至所述存储器设备，并且在所述第二操作模式中的存储器写操作期间选择所述高速写时钟信号以作为所述第二时钟信号传输至所述存储器设备。

在一些方面，该方法包括将一个或多个线驱动器或接收机配置成在所述第二操作模式中作为差分线驱动器来操作，以及将所述一个或多个线驱动器或接收机配置成在所述第一操作模式中作为单端线驱动器来操作。

在本公开的一方面，一种存储器控制器包括：时钟生成逻辑，所述时钟生成逻辑被配置成：提供具有第一频率的第一时钟信号和具有大于所述第一频率的第二频率的第二时钟信号，第一相移电路，所述第一相移电路由训练信息配置成提供所述第二时钟信号的第一经相移版本，第二相移电路，所述第二相移电路由所述训练信息配置成提供所述第二时钟信号的第二经相移版本，以及选择逻辑，所述选择逻辑被配置成：在高速操作模式中向存储器设备提供数据时钟信号，并在低功率操作模式中抑制所述数据时钟信号。所述第二时钟信号的所述第一经相移版本可在存储器读操作期间由所述选择逻辑提供，所述第二时钟信号的所述第二经相移版本在存储器写操作期间由所述选择逻辑提供。

在一些方面，所述存储器控制器包括：被配置成向所述存储器设备传送命令时钟信号的一个或多个线驱动器。所述命令时钟信号可以是第一时钟信号的经相移版本，所述命令时钟信号用于在所述低功率操作模式中控制至所述存储器设备的数据的传输。

在一些方面，所述存储器控制器包括：CDR电路，所述CDR电路部分地基于通信接口的数据总线上的信令状态的转变来提供采样时钟。所述存储器设备可包括：被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述数据总线上信令状态的转变的逻辑。

在一个方面，所述第二频率是所述第一频率的至少两倍。在一些实例中，所述第一频率不超过所述第二频率的四分之一。

在一些方面，所述存储器控制器包括：被配置成将所述存储器控制器耦合到所述存储器设备的一个或多个线驱动器。所述一个或多个线驱动器可在所述高速操作模式中作为差分线驱动器来操作并且在所述低功率操作模式中作为单端线驱动器来操作。

在本公开的一方面，一种存储器设备包括：第一相移电路，所述第一相移电路由训练信息配置成基于从耦合存储器设备和存储器控制器的通信接口接收的第一时钟信号来提供低速时钟信号，第二相移电路，所述第二相移电路由训练信息配置成基于从所述通信接口接收的第二时钟信号来提供高速时钟信号，以及选择逻辑，所述选择逻辑被配置成：在所述低速时钟信号与所述高速时钟信号之间进行选择以提供数据时钟定时信号。所述低速时钟信号可用于对从所述通信接口的命令总线接收的命令进行采样。所述高速时钟信号在高速操作模式中可被选择作为数据时钟定时信号。所述低速时钟信号在低功率操作模式中可被选择作为数据时钟定时信号。

在一个方面，所述第二时钟信号在所述低功率操作模式中被抑制。

在一个方面，所述存储器设备包括：被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述通信接口的数据总线上信令状态的转变的逻辑。所述存储器设备可被配置成：部分地基于所述数据总线上的信令状态的转变来提供时钟。所述第二时钟信号可具有所述第一时钟信号的频率的至少两倍的频率。在一些实例中，所述第一时钟信号具有不超过所述第二时钟信号的频率的四分之一的频率。

在一个方面，所述存储器设备可包括：被配置成从所述通信接口接收信号的一个或多个接收机。所述一个或多个接收机可在所述高速操作模式中作为差分接收机来操作并且在所述低功率操作模式中作为单端接收机来操作。

在本公开的一方面，一种在存储器设备处实现的方法包括：基于从耦合存储器设备和存储器控制器的通信接口接收的第一时钟信号来提供低速时钟信号，基于从所述通信接口接收的第二时钟信号来提供高速时钟信号，使用所述低速时钟信号来对从所述通信接口的命令总线接收的命令进行采样，在高速操作模式中使用所述高速时钟信号来对从所述通信接口接收的数据进行采样，以及在低功率操作模式中使用所述低速时钟信号来对从所述通信接口接收的数据进行采样。

在一个方面，所述方法包括：使用从所述通信接口接收的第一训练信息来配置第一相移电路，并使用从所述通信接口接收的第二训练信息来配置第二相移电路。所述第一相移电路可提供所述低速时钟信号。所述第二相移电路可提供所述高速时钟信号。

在一个方面，与所述第二时钟信号相关联的接收机在所述低功率操作模式中被禁用。

在一个方面，所述第二时钟信号可具有所述第一时钟信号的频率的至少两倍的频率。

在一个方面，所述方法包括：将一个或多个接收机配置成在所述高速操作模式中作为差分接收机来操作，以及将所述一个或多个接收机配置成在所述低功率操作模式中作为单端接收机来操作。

附图简述

图1描绘了采用低功率存储器的装置的示例。

图2是解说了存储器接口的简化图。

图3是解说了可根据本文所公开的某些方面适配的装置内所部署的第一高速存储器接口的图。

图4是解说了可根据本文所公开的某些方面适配的第二高速存储器接口的图。

图5解说了根据本文所公开的某些方面的自适应通信接口。

图6解说了根据本文所公开的某些方面适配的自适应通信接口的实现的一个示例。

图7解说了根据本文所公开的某些方面的用于自适应通信接口的高速读模式定时的示例。

图8解说了根据本文所公开的某些方面的用于自适应通信接口的低速读模式定时的示例。

图9解说了根据本文所公开的某些方面的用于自适应通信接口的高速写模式定时的示例。

图10解说了根据本文所公开的某些方面的用于自适应通信接口的低速写模式定时的示例。

图11是根据本文所公开的某些方面的用于发起自适应通信接口的方法的流程图。

图12是根据本文所公开的某些方面的用于在高速模式中操作自适应通信接口的方法的流程图。

图13是根据本文所公开的某些方面的用于在低功率模式中操作自适应通信接口的方法的流程图。

图14解说了根据本文所公开的某些方面的用于高速和低功率通信模式的设备配置。

图15是解说采用可根据本文所公开的某些方面适配的处理电路的装置的示例的框图。

图16是解说了根据本文所公开的某些方面的用于操作自适应通信接口中的控制器的一般化方法的流程图。

图17是解说了用于采用根据本文所公开的某些方面适配的处理电路的装置的硬件实现的第一示例的图。

图18是解说了根据本文所公开的某些方面的用于操作自适应通信接口中的存储器设备的方法的流程图。

图19是解说了用于采用根据本文所公开的某些方面适配的处理电路的装置的硬件实现的第二示例的图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

现在将参照各个装置和方法来给出集成电路(IC)(包括SoC和DRAM设备)的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。

作为示例，SoC、存储器卡、元件、或者元件的任何部分、或者元件的任何组合可采用包括一个或多个处理器的处理系统。处理器的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序逻辑、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。

相应地，在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可作为一条或多条指令或代码存储或编码在计算机可读介质上。计算机可读介质包括计算机存储介质。存储介质可以是能够由计算机存取的任何可用介质并且可包括瞬态和非瞬态介质。作为示例而非限定，此类计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能用于携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质。如本文中所使用的，盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘往往以磁的方式再现数据，而碟用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

概览

随着对实现集成电路(IC)技术的高性能设备的需求的增加，对设备的增加的功能性、速度和便携性的需求也增加。与由设备执行的某些功能相关联的操作速度可由数个因素来确定，包括数据能够在设备的各组件之间传递的速率。例如，用于在高速存储器与处理器之间传递数据的通信链路或总线的数据率可以是对一些功能的操作速度的限制性因素。在较高的数据率下，与处理器、存储器和/或通信链路或总线相关联的功耗会限制电池寿命。此外，设备可以执行不需要高速操作的某些功能。因此，本文所公开的某些方面涉及管理高速设备(包括存储器设备)的操作，并涉及节省电池供电设备中的功率。

本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。例如，装备有相机的装置可包括移动计算设备、蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型设备、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、智能家用设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、娱乐设备、车载组件、航空电子系统、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能仪表、无人机、多轴飞行器，或任何其他类似的功能设备。

图1描绘了可采用IC设备之间或IC设备内的通信链路的装置100的示例。在一个示例中，装置100可以是移动通信设备。装置100可包括具有两个或更多个IC设备104、106、108、130的处理电路，这些IC设备可使用包括高速通信链路116、118、128的接口被耦合。一个IC设备106可以是RF前端设备106，该RF前端设备106使得装置能够通过一个或多个天线126与无线电接入网、核心接入网、因特网和/或另一网络通信。相机IC设备108可提供成像接口和/或成像设备。外部存储设备130可包括通过高速存储器总线128耦合到应用处理器112的一个或多个存储器设备。RF前端设备106、相机IC设备108和外部存储设备130是在活跃时可能需要高速数据传输、但在某些时间段期间可以是不活跃的或者可在低速下操作的设备的示例。

处理电路102可包括SoC和/或可包括一个或多个专用IC(ASIC)设备104。在一个示例中，ASIC设备104可包括一个或多个应用处理器112、逻辑电路、调制解调器110、以及处理器可读存储设备，诸如存储器设备114和/或外部存储设备130。在一个示例中，存储器设备114和/或外部存储设备130可维持可由处理电路102上的处理设备执行的指令和数据。处理电路102可由操作系统和应用编程接口(API)层中的一者或多者来控制，该API层支持并实现对驻留在存储介质中的软件模块的执行。存储器设备114和/或外部存储设备130可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或能够访问本地数据库或参数存储设备，该本地数据库或参数存储设备可维持用于配置和操作装置100的操作参数和其他信息。可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现本地数据库。处理电路还可以可操作地耦合到外部设备，诸如天线126、显示器120、操作者控件(诸如按钮124和/或集成或外部按键板122)、以及其他组件。

图2解说了装置200的示例，其中处理电路202可通过多导线总线208与存储器204通信。处理电路202和存储器204可包括或耦合到相应的总线接口电路206、210，这些总线接口电路根据总线规范和/或总线协议来操作以实现处理电路202与存储器204之间的通信。总线接口电路206、210可使用控制器、状态机、定序逻辑等来实现，以实现总线规范和/或总线协议，这可实现对存储器204的高速数据读取和写入。例如，处理电路202和存储器204可以是图1中所描绘的装置100的组件。某些存储器设备可采用WCK时钟定时方案，而其它存储器设备可使用数据选通信号(DQS信号)来确定数据何时有效和/或可以从总线208上的数据信号(DQ信号)可靠地捕获。

总线208可包括电路板或芯片载体、封装基板、硅(或替换性材料)中介体上的数个连接器、导线、导电迹线、IC的金属化层中的导电迹线、和/或其他电连接器和设备。总线208可包括单向和/或双向连接器。总线208可被配置成携带个体连接器上的单端信号和/或对应的连接器对中的差分信号的某种组合。

图3解说了可被适配成根据本文所公开的某些方面来操作的高速存储器接口的第一示例300。与处理电路相关联的控制器302通过与一个或多个存储器设备相关联的存储器接口330来传送数据。数据可通过单端连接器在多个DQ信号328中被传送。在一个示例中，使用九个DQ信号328来传送8比特数据字节和数据掩码(DM)/数据反相(DI)信号。时钟电路304生成WCK信号326和CK信号324，其中每一者可在一对连接器上作为差分信号被传送。WCK信号326由控制器302生成并提供控制数据在高速接口上的双向传递的定时信息。CK信号324为6比特命令/地址(CA)总线320提供定时。

在存储器接口330中，可提供时钟树340以调整接收到的WCK信号326中的采样边沿，以使得采样边沿出现在表示期间可以从DQ信号328可靠地提取数据的时间段的采样窗口内。可提供附加逻辑338以确定WCK信号326与CK信号324之间的同步状态，并生成EDC信号346，该EDC信号346可被提供给控制器302以调整被传送给存储器接口330的时钟信号324、326中的一者或多者的定时。

在一个示例中，GDDR5高速存储器接口使用基于WCK信号326的时钟定时方案以满足需要较高速度吞吐量来支持处理密集的功能和/或传递大量数据的应用。基于高速WCK信号326的持续翻转以及存储器设备中为了处置每个8比特数据通道的EDC信号346而需要的附加引脚，基于WCK的存储器接口在功耗和I/O引脚使用方面可与较高的成本相关联。

图4解说了可被适配成根据本文所公开的某些方面来操作的高速存储器接口的第二示例400。在该示例400中，高速存储器接口采用DQS时钟定时。使用多个DQ信号428以根据由选通信号(包括DQS信号426)提供的定时在双向总线上传送和接收数据信号。在一个示例中，DDR存储器设备可以使用时钟信号的正边沿和负边沿两者，每个时钟循环传递两个数据字。对于通过控制器402和存储器接口430交换的数据，传送DQS信号426以实现传送方和接收方设备的操作的同步。

在从存储器设备读取数据的示例中，控制器402从存储器接口430接收DQ信号428，该DQ信号428与由存储器接口430传送的对应DQS信号426边沿对齐。在一些实现中，延迟锁相环可相对于系统时钟来移位DQ信号428以满足和/或最大化建立和保持约束。在一个示例中，延迟锁相环可在DQS信号426与对应的DQ信号428之间引入90度移位。

在数据被写入存储器设备的示例中，控制器402可传送DQ信号428，该DQ信号428与对应的DQS信号426中心对齐并异相90度。存储器接口430可包括时钟树电路438，该时钟树电路438调整在DQS信号426上接收到的选通信号的定时以便从DQ信号428可靠地接收数据。当存储器接口430向控制器402进行传送时(即，在存储器读操作期间)，第二时钟树电路436可被配置成基于CK信号424定时电路来推导出选通信号。该选通信号作为差分DQS信号426被传送。

基于DQS的时钟定时方案可提供较低的功耗，但会经受在读与写操作期间翻转的DQS信号426的惩罚。基于DQS的时钟定时方案可以具有复杂的训练方案并且通常不用于大于4.2Gbps的总线频率。当使用延迟元件将DQS时钟树时间匹配至DQ信号路径时，基于DQS的时钟定时方案具有大的时钟插入延迟和增加的抖动。

常规的时钟定时方案通常对于频率不能很好地缩放。时钟定时方案对于高速和低功率和/或低速模式保持基本上相同，并且可导致包括在较低频率下的受损害的性能和/或降级的功率效率。

可适配多时钟速率通信接口

根据本文所公开的某些方面，存储器接口可使用提供高速操作模式和低功率操作模式以及其它模式的自适应通信接口来实现。在一个示例中，自适应通信接口在所有模式中使用CK时钟定时，并在高速模式中使用WCK时钟定时。自适应通信接口可提供低功率模式，其中WCK信号可被门控或抑制，并且该模式可消除在读和写操作期间的DQS翻转。

图5解说了根据本文所公开的某些方面的可适配多时钟速率通信接口500。可适配多时钟速率通信接口500可被配置用于高速操作模式以及一个或多个低功率操作模式。在一些实现中，可以预计，在诸如移动通信设备等设备中高速操作模式使用得不如低功率操作模式频繁。当不需要或不期望高速操作时，可调用低功率操作模式以节省功率。在低功率模式中，可使用降频时钟来执行存储器读和写操作。在一些实例中，端接电阻可在高速操作模式期间耦合到携带高速信号的导线，以便减少反射并创建期间数据可以被可靠地采样的较大采样窗口。在低功率模式中，端接电阻可与导线解耦，并且可降低传输频率以使得可使用的采样窗口可用于对数据进行采样。可通过消除选通信号及其相关联的电容来达成进一步的功率节省。选通信号的使用可以与在较高频率下的显著功耗相关联。

根据本文所公开的某些方面，在存储器接口中采用通信接口500，该通信接口500在高速模式中操作时使用从在差分通道546a、546b上传送的WCK时钟推导出的高速时钟信号570。在低功率模式中，在差分通道546a、546b上传送的WCK时钟被禁用或抑制，并且可从在差分通道542a、542b上传送的CK信号中推导出低速时钟信号572以控制数据在两个方向上的传输。低速时钟信号572还可由DRAM接口核心552的各个电路使用。低速时钟信号572可用于多个操作模式或所有操作模式中。在一些实例中，在差分通道542a、542b上传送的CK信号的频率可被降至低于标称或指定频率，并且可采用经修改的命令方案以容适在差分通道542a、542b上传送的该较低速CK信号。

根据本文所公开的某些方面，低速时钟信号572可具有高速时钟信号570的频率的25％或更低的频率。在低功率模式期间使用较低频率的传输时钟可以提供动态功率的显著节省，包括归因于通信接口500中电容的充电和放电的功耗。除了消除低功率模式中的线端子之外，还可消除EDC I/O引脚，从而产生进一步的功率节省。

可适配多时钟速率通信接口500的控制器可包括时钟生成电路504，该时钟生成电路504可被控制或配置成产生多个时钟信号，包括要在通信接口500的一个或多个通道546a、542b上传送的高速时钟信号506和低速时钟信号530。该多个时钟信号可包括发射机时钟510，该发射机时钟510用于当数据使用例如线驱动器522从控制器传送到存储器设备时控制DQ导线544上的数据传输。该多个时钟信号还可包括数据采样时钟508，该数据采样时钟508用于当控制器例如从存储器设备接收数据时捕获由线接收机520从DQ导线544接收到的数据。在一个示例中，采样时钟508和发射机时钟510可控制相应寄存器512、514的操作。寄存器512、514可分别通过线接收机520和线驱动器522耦合到DQ导线544。时钟信号506和530可通过对应的差分驱动器524和518耦合到相应差分通道546a和542a的导线对。可使用耦合到CA总线的导线536的一组线驱动器516来传送命令和控制数据。

可适配多时钟速率通信接口500的存储器设备可包括差分接收机568、564，该差分接收机568、564被配置成：从通信接口500的相应通道546a、542a接收高速时钟570和低速时钟信号572。可使用一组线接收机562从CA总线的导线536接收命令和控制数据。低速时钟信号572可用于对采样命令和控制数据的寄存器560进行时钟定时。

存储器设备可包括耦合到DQ导线544的线驱动器566a和线接收机566b。在一个示例中，寄存器556、558可分别通过线驱动器566a和线接收机566b耦合到DQ导线544。一组寄存器556用于从存储器设备向控制器传送数据，并且另一组寄存器558用于捕获在存储器设备处从控制器接收到的数据。时钟信号570和572中的一者、或者从时钟信号570和572中的一者推导出的另一时钟信号可用于控制寄存器556、558的操作。在高速操作模式中，高速时钟信号570可由逻辑电路526a和/或526b提供给寄存器556、558。在低功率操作模式中，逻辑电路526a和/或526b可将低速时钟信号572提供给寄存器556、558。在一些示例中，时钟分发电路554可用于分发通过存储器设备的低速时钟信号572、和/或提供较低速时钟信号来控制寄存器556、558。

图6解说了根据本文所公开的某些方面的可适配多时钟速率通信接口600的实现的一个示例。可适配多时钟速率通信接口600可被配置用于高速操作模式和低功率操作模式。当不需要高速操作时，可调用低功率操作模式以节省功率。在低功率模式中，使用降频时钟来执行存储器读和写操作。在一些实例中，端接电阻可在高速操作模式期间耦合到携带高速信号的导线，以便减少反射并创建期间数据可以被可靠地采样的较大采样窗口。在低功率模式中，端接电阻可与导线解耦，并且可降低传输频率以使得可使用的采样窗口可用于对数据进行采样。可通过消除选通信号及其相关联的电容来达成进一步的功率节省。选通信号的使用可以与在较高频率下的显著功耗相关联。

根据本文所公开的某些方面，通信接口600包括存储器接口，该存储器接口在高速模式中操作时使用从WCK时钟646a、646b推导出的高速核心时钟信号650。在低功率模式中，WCK时钟646a、646b被禁用或抑制，并且可从CK信号642a、642b推导出低速核心时钟信号648以控制数据在两个方向上的传输。低速核心时钟信号648还可由DRAM接口核心634使用。低速核心时钟信号648可用于多个或所有操作模式中。在一些实例中，CK信号642a、642b的频率可被降至低于标称或指定频率，并且可采用经修改的命令方案来容适该较低速CK信号642a、642b频率。

根据本文所公开的某些方面，低速核心时钟信号648可具有高速核心时钟信号650的频率的25％或更低的频率。在低功率模式期间使用较低频率的传输时钟可以提供动态功率的显著节省，包括归因于通信接口600中电容的充电和放电的功耗。

图7-10是解说了与通信接口600的操作相关的各方面的时序图。通信接口600使得SoC核心602能够与DRAM接口核心634通信，以便从存储器读取数据并向存储器写入数据。SoC核心602可配置锁相环电路604以产生用于控制通过通信接口600的传输的一个或多个时钟信号652、654、656。第一时钟信号652可用作由通信接口600使用的全局低速核心时钟信号648的基础并作为CK信号642来传送。可使用分频逻辑668来分频第一时钟信号652，并且在作为差分CK信号642a传输之前，可使用可编程延迟元件620和/或时钟树来获得相对于CA信号636和/或DQ信号644的期望相移。可基于标识所传送的CK信号642a与所接收的CK信号642b之间的相移702、802、和/或由通道640向CA信号636和/或DQ信号644引入的相移的训练信息来配置该相移。

第二时钟信号654可提供用于高速WCK信号646a的基础。WCK信号646a在高速模式中用于读和写操作两者。写延迟元件612和读延迟元件614分别为写和读操作提供期望的相移。可计算这些相移以纠正或调整通道640中和/或由接收机中的电路引入的相移。复用器616基于在通信接口600上执行的操作类型而在第二时钟信号654的两个经相移版本中进行选择。复用器616的输出驱动差分WCK信号646a。

第三时钟信号656可被提供给延迟元件606，该延迟元件606的输出对进入寄存器610a的数据进行时钟定时以便作为DQ信号644传输。第四时钟信号658可被提供给CDR电路608，该CDR电路608在使用寄存器610b的存储器读操作期间对DQ信号644进行采样。延迟元件606、612、614和620中的每一者可基于用于确定时钟信号642、646和DQ信号644的信令特性的训练规程来编程。延迟值可被选择成使采样窗口最大化，该采样窗口对应于其中DQ信号644稳定以使得数据可被可靠地采样的时间。

DRAM接口核心634可从数字可编程延迟线628接收低速核心时钟信号648，该数字可编程延迟线628可被配置成提供所接收的CK信号642b的经相移版本。低速核心时钟信号648还可被提供给复用器626，该复用器626基于当前操作模式在各源时钟之间进行选择。高速核心时钟信号650也可被提供给复用器626。从第二数字可编程延迟线630接收高速核心时钟信号650，该第二数字可编程延迟线630可被配置成提供所接收的WCK信号646b的经相移版本。高速核心时钟信号650还可被提供给DRAM接口核心634。

在写操作期间，DRAM接口核心634接收由一组寄存器624a从DQ信号644采样的数据。寄存器624a由对应于当前操作模式的核心时钟信号648或650来控制。要在DQ信号644上传送的数据670通过一组锁存器624b进行时钟定时，这组锁存器624b基于当前操作模式由低速核心时钟信号648或高速核心时钟信号650来控制。在低功率和/或低速操作模式中，数据传递基于低速核心时钟信号648进行时钟定时。门控树逻辑632可被配置成：当在DQ信号644上传送数据时，调理低速核心时钟信号648，并且当DQ信号644空闲时，门控或以其他方式阻滞低速核心时钟信号648。门控低速核心时钟信号648可减小空闲时段期间发射机和接收机两者的某些电路和组件中的功率耗散。

DQ信号644可由比较器664、666接收，比较器664、666可分别将DQ信号644上的电压电平与参考电压600、662进行比较。为了优化可用于捕获在DQ信号644上传送的数据的采样窗口，可基于训练结果来调整参考电压660、662。将领会，对于不同的操作模式，参考电压660、662可具有不同的值。例如，在较高速操作模式期间，高速连接器的导线可被端接或以其他方式阻抗匹配，而这些导线在较低速操作模式中不连接到端接。端接可影响连接器上的电压电平。

采样信号(CKDIV2信号)678可用于从接收到的CA信号636中捕获信息。可从CK信号642b推导出CKDIV2信号678。可编程延迟线674和/或分频逻辑676可被配置成产生与CA信号636具有期望相位关系的CKDIV2信号678。

多时钟速率通信接口中的功率节省

在高速操作模式与低功率操作模式之间切换的能力可以产生功耗的显著降低，特别是在移动通信设备中。在许多实例中，小百分比的操作可能需要高速操作模式，并且采用或实现图6的通信接口600的一般移动通信设备可能小于其操作时间的1％被配置用于高速模式。高速模式可被保留用于例如移动通信设备在捕获高清视频的同时参与活跃语音呼叫的场合。

在一些实例中，通信接口600可被配置或适配成：基于应用要求、电池电荷水平、和/或功率预算考量而在各模式之间切换。可使用式P＝¹/₂CV²F来计算或估计动态功率耗散(P)，其中C包括引脚电容，V是信令电压，并且F是信号切换的频率。通信接口600可被适配或配置成：控制使用CK信号642a、642b的传输，并在低功率、低速操作模式中操作时抑制WCK信号646a、646b。

图7解说了与高速读操作模式相关的定时，图8解说了与低速读操作模式相关的定时，图9解说了与高速写操作模式相关的定时，并且图10解说了与低速写操作模式相关的定时。当WCK信号646a、646b被抑制时，WCK驱动器电路618和接收机电路622中的动态功率耗散可以实际上被消除，并且与DQ信号644相关联的功率耗散可降低估计(f_HIGH-f_LOW)倍，其中f_HIGH表示WCK信号646a、646b的频率，并且f_LOW表示低功率操作模式中CK信号642a、642b的频率。当门控树逻辑632被操作成当DQ信号644空闲时段期间关断来自发射电路的低速核心时钟信号648时，可在低功率操作模式中实现附加的功率节省。

根据本文所公开的某些方面，高速模式中的读操作使用由控制器传送的WCK信号646来进行时钟定时并且使DQS I/O引脚冗余。在一些常规接口中，用携带八比特数据的每条数据通道来传送DQS信号。消除DQS I/O引脚可引起功耗的降低并且可降低总的引脚电容。可通过消除或降低在使用DQS选通信号时用于匹配多个时钟树的时钟树复杂度来节省附加的功率。CK信号642a和WCK信号646a通常呈现低抖动。在一些实例中，通信接口600可被适配成：在应用类型或设计需要或指示的情况下提供DQS信号。可采用写矫平选项来确定在写操作期间DQS信号何时可被门控，并且CK信号642和/或DQ信号644定时可由SoC核心602使用一个或多个延迟元件606、612、614、620来调整。

附加的功耗降低可归因于对单向WCK信号646a、646b而不是双向时钟定时信号的使用。双向信号可包括附加的电路和引脚电容，这会引起相对于与单向时钟信号相关联的电路和引脚电容的可测量的增加的功耗。

多时钟速率通信接口的控制和配置

可使用一个或多个处理电路来配置和操作通信接口600。在一个示例中，SoC核心602可包括处理电路或与处理电路协作，该处理电路可以确定当前操作模式、配置通信接口600、并控制或管理通过通信接口600的数据流。在一个示例中，处理电路可生成用于向存储器写入数据或从存储器读取数据的命令。在另一示例中，处理电路可接收读或写命令。处理电路可确定要使用低功率操作模式还是高速操作模式来处置数据。处理电路可根据要使用的操作模式来为通信接口600配置时钟定时方案。处理电路还可初始化通信接口600并配置用于控制通信接口600的各种延迟、相移、以及其它配置参数。

与(例如，DRAM接口核心634中的)接收机相关联的处理电路可执行读训练过程以确定存储器总线、和/或存储器总线的所选连接器的信令特性。在一个示例中，控制器和存储器设备在存储器初始化期间在执行训练过程时协作，其中可确定时钟信号、地址信号、和/或数据信号之间的相位差。基于训练过程的结果，可针对CK信号642和/或WCK信号646计算参考电压660、662和相移。基于这些计算，可校准一个或多个延迟元件606、612、614、620和/或数字可编程延迟线628、630、674以获得经优化的采样窗口。在第一高速操作模式中，CK信号642可以高速操作模式期间所使用的频率速率的一半或四分之一的频率操作。在第二低功率模式中，WCK信号646被禁用，并且CK信号642用于对DQ信号644上的数据进行时钟定时。DRAM接口核心634可维持限定用于每个操作模式的编程延迟、参考电压和复用器等等的各种配置参数。例如，每组配置参数可限定一个或多个相移逻辑元件的配置值，其中计算这些值以便为读和/或写时钟提供优化的相移。可在设备初始化之后的启动规程期间执行训练。对于低功率、低速操作模式，可能不需要附加训练，或者可在检测到误差、检测到温度变化、和/或在预定义的延长的时间段之后执行附加训练。可在高速操作模式期间执行周期性的训练。一个或多个处理电路可被适配或配置成实现纠错码(ECC)存储器系统。

根据本文所公开的某些方面，出于与其它存储器系统的兼容性以及出于其它原因，数字可编程延迟线电路可在SoC中被提供或由SoC配置。例如，数字可编程延迟电路是LPDDR系统的关键概念，其中逻辑吸收了DRAM系统中关闭定时的处理和面积负担。

图11是根据本文所公开的某些方面的用于发起通信接口600的方法的流程图。通信接口600可在框1102处开始于初始状态。可在上电事件、系统或设备重置之后、和/或在检测到影响在通信接口600上传递的数据的错误状况之后进入初始状态。

在框1104处，通信接口600可发出或接收训练命令。通信接口600随后可进入训练状态，其中通信接口600中的通道或信号路径可被表征、均衡或以其他方式配置。

在一个示例中，可在框1106处执行高速训练。可在CK时钟信号642a被设置为半速率并且WCK信号646a被设置为全速率之后执行高速训练过程。基于观察到的或测得的通信接口600的性能，可配置SoC中的一个或多个时钟(包括采样时钟信号638的相位)。在一些实例中，可以调整与DQ信号644和WCK信号646a相关联的启动定时以用于高速写。

可在框1108处执行低速训练。可在CK时钟信号642a被设置为全速率并且WCK信号646a被门控或以其他方式抑制之后执行低速训练过程。基于观察到的或测得的通信接口600的性能，可配置SoC中的一个或多个时钟(包括采样时钟信号638的相位)。在一些实例中，可调整与DQ信号644和CK信号642a相关联的启动定时以用于低速写。

可在框1110处确定初始的操作模式。当指示高速操作模式时，通信接口600可在框1112处进入高速模式。当指示低功率操作模式时，通信接口600可在框1114处进入低功率模式。操作模式的确定可由处理电路在一个或多个应用的控制下配置。在各个示例中，所选择的初始操作模式是低功率操作模式。

图12是根据本文所公开的某些方面的用于在高速模式中操作自适应通信接口600的方法的流程图。通信接口600在框1202处被置于高速模式中之后可被配置用于高速操作。

在框1204处，CK时钟信号642a可被设置为较低速率(亚速率CK)并且WCK信号646a被设置为全速率。在一个示例中，较低速率可对应于半速率。

在框1206处，通信接口600可被置于就绪状态中。在就绪状态中，通信接口600可响应于读命令、写命令和/或操作模式命令或控制信号。

在框1208处，通信接口600可确定是否指示操作模式的变化。如果指示变化，则通信接口600可在框1210处进入低功率模式。否则，通信接口600可行进至框1212。

在框1212处，通信接口600可确定是否已接收到命令。如果还未接收到命令，则通信接口600可继续框1206处的就绪状态。如果已接收到命令，则通信接口600可在框1214处确定该命令是读命令还是写命令。对于读命令，该过程在框1216处继续。对于写命令，该过程可在框1222处继续。如所描绘的，可按轮询方式执行判定框1208、1212、1214。在一些实例中，通信接口600可接收到使其确定已接收到的命令的类型的中断或其它信号。因此，在一些实例中，可独立地和/或异步地进入每个判定框1208、1212、1214。

当已接收到读命令时，通信接口600可在框1216处进入高速读状态。在该模式中，并且如框1218中所描绘的，使用WCK信号646b来启动来自DRAM的数据，并且使用由CDR电路608生成的采样时钟信号638来捕获SoC处的数据。通信接口600可重复地执行读，直至在框1220处确定读操作已完成或以其他方式终止。在读命令完成之际，通信接口600可返回到框1206处的就绪状态。

当已接收到写命令时，通信接口600可在框1222处进入高速写状态。在该模式中，并且如框1224中所描绘的，使用SoC写时钟信号672来启动来自SoC的数据，并且使用WCK信号646b来捕获DRAM处的数据。通信接口600可重复地执行写，直至在框1226处确定写命令已完成或以其他方式终止。在写命令完成之际，通信接口600可返回到框1206处的就绪状态。

图13是根据本文所公开的某些方面的用于在低功率模式中操作自适应通信接口600的方法的流程图。通信接口600在框1302处被置于低功率模式中之后可被配置用于低速操作。

在框1304处，CK时钟信号642a可被设置为全速率，并且WCK信号646a可被门控或以其他方式抑制。

在框1306处，通信接口600可被置于就绪状态中。在就绪状态中，通信接口600可响应于读命令、写命令和/或操作模式命令或控制信号。

在框1308处，通信接口600可确定是否指示操作模式的变化。如果指示变化，则通信接口600可在框1310处进入高速模式。否则，通信接口600可行进至框1312。

在框1312处，通信接口600可确定是否已接收到命令。如果为否，则通信接口600可继续框1306处的就绪状态。如果已接收到命令，则通信接口600可在框1314处确定该命令是读命令还是写命令。对于读命令，该过程在框1316处继续。对于写命令，该过程可在框1322处继续。如所描绘的，可按轮询方式执行判定框1308、1312、1314。在一些实例中，通信接口600可接收到使其确定已接收到的命令的类型的中断或其它信号。因此，可独立地和/或异步地进入每个判定框1308、1312、1314。

当已接收到读命令时，通信接口600可在框1316处进入低速读状态。在该模式中，并且如框1318中所描绘的，使用CK信号642b来启动来自DRAM的数据，并且使用由CDR电路608生成的采样时钟信号638来捕获SoC处的数据。通信接口600可重复地执行读，直至在框1320处确定读命令已完成或以其他方式终止。在读命令完成之际，通信接口600可返回到框1306处的就绪状态。

当已接收到写命令时，通信接口600可在框1322处进入低速写状态。在该模式中，并且如框1324中所描绘的，使用SoC写时钟信号672来启动来自SoC的数据，并且使用CK信号642b来捕获DRAM处的数据。通信接口600可重复地执行写，直至在框1326处确定写命令已完成或以其他方式终止。在写命令完成之际，通信接口600可返回到框1306处的就绪状态。

图14解说了可根据可适配多时钟速率通信接口的操作模式来配置的某些电路、设备和/或组件。在一个示例1400中，当时钟频率降低时，通信接口的用于传送时钟信号的差分通道可被重配置成提供单端通道。可配置驱动器1402在某些操作模式中可作为差分线驱动器来操作(在1406处概念性地解说)，并且可在两条导线1410上向可配置接收机1404传送时钟信号。当时钟信号的频率降低时，可配置驱动器1402可被重配置成作为单端驱动器来操作(在1408处概念性地解说)，并且可在单条导线1412上传送时钟信号。通过使可配置接收机1404将从单条导线1412接收的单端信号与阈值1414进行比较，该可配置接收机1404可被重配置成作为单端接收机来操作。

在另一示例中，一个或多个线端子1426可基于操作模式而选择性地耦合到传输线或导线1430。可提供开关1428以将每个线端子1426选择性地耦合到传输线或导线1430。可在线驱动器1422、线接收机1424、和/或耦合到传输线或导线1430的另一设备或电路中提供线端子1426。在一个示例中，可通过控制施加于将线端子1426耦合到传输线或导线1430的晶体管的栅极的电压来操作开关1428，其中施加于栅极的电压确定是晶体管被导通并且线端子1426耦合到传输线或导线1430、还是晶体管被截止并且线端子1426与传输线或导线1430解耦。

某些处理系统和方法的描述

集成电路设备、SoC、或其他设备可包括根据本文所公开的某些方面适配的存储器接口控制器。存储器接口控制器可使用一个或多个处理电路来实现、和/或可使用一个或多个处理电路来配置和控制。在一些实例中，存储器接口控制器可作为自立设备来提供。

图15是解说了采用可被配置成执行本文所公开的一个或多个功能的处理电路1502的装置的硬件实现的简化示例的概念图1500。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1502来实现。处理电路1502可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1504。硬件模块可包括可以执行逻辑功能和信号处理的某种组合的一个或多个模拟或数字电路。软件模块可包括可用于配置和/或控制处理器1504在执行一个或多个功能时的操作的码块。处理器1504的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。该一个或多个处理器1504可包括执行特定功能并且可由软件模块1516中的一者来配置、扩增或控制的专用处理器。该一个或多个处理器1504可通过在初始化期间加载的软件模块1516的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1516来进一步配置。

在所解说的示例中，处理电路1502可以用由总线1510一般化地表示的总线架构来实现。取决于处理电路1502的具体应用和整体设计约束，总线1510可包括任何数目的互连总线和桥接器。总线1510将各种电路链接在一起，包括一个或多个处理器1504、以及存储设备1506。存储设备1506可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1510还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1508可提供总线1510与一个或多个收发机1512之间的接口。可针对处理电路所支持的每种联网技术来提供收发机1512。在一些实例中，多种联网技术可共享收发机1512中出现的电路系统或处理模块中的一些或全部。每个收发机1512提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1518(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1518可直接或通过总线接口1508通信地耦合到总线1510。

处理器1504可负责管理总线1510和一般处理，包括执行存储在计算机可读介质(其可包括存储设备1506)中的软件。在这一方面，处理电路1502(包括处理器1504)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储设备1506可被用于存储由处理器1504在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。

处理电路1502中的一个或多个处理器1504可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储设备1506中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储设备1506可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多用碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及用于存储可由计算机访问和读取的软件和/或指令的任何其他合适介质。作为示例，计算机可读介质和/或存储设备1506还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其它合适介质。计算机可读介质和/或存储设备1506可驻留在处理电路1502中、处理器1504中、在处理电路1502外部、或跨包括该处理电路1502在内的多个实体分布。计算机可读介质和/或存储设备1506可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现贯穿本公开给出的所描述的功能性。

存储设备1506可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1516。软件模块1516中的每一者可包括在安装或加载到处理电路1502上并由一个或多个处理器1504执行时有助于运行时映像1514的指令和数据，该运行时映像1514控制一个或多个处理器1504的操作。在被执行时，某些指令可使得处理电路1502执行根据本文所描述的某些方法、算法和过程的功能。

软件模块1516中的一些可在处理电路1502初始化期间被加载，并且这些软件模块1516可配置处理电路1502以实现本文所公开的各种功能的执行。例如，一些软件模块1516可配置处理器1504的内部设备和/或逻辑电路1522，并且可管理对外部设备(诸如，收发机1512、总线接口1508、用户接口1518、定时器、数学协处理器等)的访问。软件模块1516可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1502提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1512的访问、用户接口1518等。

处理电路1502的一个或多个处理器1504可以是多功能的，由此软件模块1516中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器1504可附加地被适配成管理响应于来自例如用户接口1518、收发机1512和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1504可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1504服务的任务集。在一个示例中，多任务环境可使用分时程序1520来实现，该分时程序1520在不同任务之间传递对处理器1504的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1504的控制权返回给分时程序1520。当任务具有对一个或多个处理器1504的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1520可包括操作系统、在循环基础上转移控制权的主环路、根据各功能的优先级化来分配对一个或多个处理器1504的控制权的功能、和/或通过将对一个或多个处理器1504的控制权提供给处置功能来对外部事件作出响应的中断驱动式主环路。

图16解说了根据本文所公开的某些方面的用于操作用于控制存储器读和写操作的控制器的方法。

在框1602处，可向存储器设备传送具有第一频率的第一时钟信号。

在框1604处，可使用第一时钟信号来控制至存储器设备的命令在通信接口的命令总线上的传输。

在框1606处，可确定通信接口的操作模式。如果确定操作模式为第一低功率操作模式，则该方法在框1608处继续。如果确定操作模式为第二高速操作模式，则该方法在框1610处继续。

在框1608处，通信接口在第一操作模式中操作，并且使用第一时钟信号来控制第一数据在通信接口的数据总线上的传输。

在框1610处，通信接口在第二操作模式中操作，并且向存储器设备传送具有大于第一频率的第二频率的第二时钟信号。

在框1612处，可使用第二时钟信号来控制第二数据在数据总线上的传输。

在一些示例中，第二时钟信号在第一操作模式中被抑制。第一和第二时钟信号可由存储器控制器提供。第一数据可由存储器控制器传送给存储器设备，或者由存储器设备传送给存储器控制器。第二数据可由存储器控制器传送给存储器设备，或者由存储器设备传送给存储器控制器。

在一些实例中，存储器控制器被实施在应用处理器中。存储器控制器可被实施在SoC设备中。

在一个示例中，可生成低速时钟信号。低速时钟信号可基于训练信息进行相移以获得第一时钟信号。

在一些实例中，可在第二操作模式中生成高速时钟信号。可向高速时钟信号施加第一延迟以获得高速读时钟信号。可基于训练信息来配置该第一延迟。可向高速时钟信号施加第二延迟以获得高速写时钟信号。可基于训练信息来配置该第二延迟。在第二操作模式中的存储器读操作期间，高速读时钟信号可被选择用于作为第二时钟信号传输至存储器设备。在第二操作模式中的存储器写操作期间，高速写时钟信号可被选择用于作为第二时钟信号传输至存储器设备。

在一些示例中，存储器控制器包括CDR电路，该CDR电路部分地基于数据总线上信令状态的转变来提供采样时钟。存储器设备可包括被配置成当从存储器设备读取的两个或更多个字节的数据相同时，提供数据总线上的信令状态的转变的逻辑。

第二频率可以是第一频率的至少两倍。在一些实例中，第一频率不超过第二频率的四分之一。

图17是解说了用于包括或耦合到处理电路1702的存储器控制器装置1700的硬件实现的简化示例的图。该处理电路通常具有处理器1716，该处理器1716可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1702可以用由总线1720一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1720可包括任何数目的互连总线和桥接器。总线1720将包括一个或多个处理器和/或硬件模块(由处理器1716，模块或电路1704、1706、1708和1710，可配置成在包括多个连接器或导线的存储器总线1712上进行通信的线驱动器电路1712，以及计算机可读存储介质1718表示)的各种电路链接在一起。总线1720还可链接各种其他电路(诸如定时源、外围设备、稳压器和功率管理电路)，这些电路在本领域中是众所周知的，并且因此将不再进一步描述。

处理器1716负责一般性处理，包括执行存储在计算机可读存储介质1718上的软件。该软件在由处理器1716执行时使处理电路1702执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1718还可被用于存储由处理器1716在执行软件时操纵的数据，包括从在存储器总线1714上传送的码元中解码的数据。处理电路1702进一步包括模块1704、1706、1708和1710中的至少一个模块。模块1704、1706、1708和1710可以是在处理器1716中运行的软件模块、驻留/存储在计算机可读存储介质1718中的软件模块、耦合到处理器1716的一个或多个硬件模块、或其某种组合。模块1704、1706、1708和1710可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1700包括：被配置成生成一个或多个时钟的模块和/或电路1704，被配置成调整在通信接口上传送的一个或多个时钟与数据或命令之间的相位关系的模块和/或电路1706，被配置成在经相移时钟之间进行选择以用于作为数据时钟和/或命令时钟传输的模块和/或电路1708，以及被配置成提供用于在通信接口上传输的数据和命令的模块和/或电路1710。

图18解说了根据本文所公开的某些方面可在存储器设备或存储器系统的总线接口处操作的方法。

在框1802处，存储器设备可基于从耦合存储器设备和存储器控制器的通信接口接收的第一时钟信号来提供低速时钟信号。

在框1804处，存储器设备可基于从通信接口接收的第二时钟信号来提供高速时钟信号。第二时钟信号可具有第一时钟信号的频率的至少两倍的频率。

在框1806处，存储器设备可使用低速时钟信号来对从通信接口的通信总线接收的命令进行采样。

在框1808处，可确定通信接口的操作模式。如果确定操作模式为第一低功率操作模式，则该方法在框1810处继续。如果确定操作模式为高速操作模式，则该方法在框1812处继续。

在框1810处，通信接口在第一操作模式中操作，并且存储器设备可使用低速时钟信号来对从低功率操作模式中的通信接口接收的数据进行采样。

在框1812处，通信接口在第二操作模式中操作，并且存储器设备可使用高速时钟信号来对从高速操作模式中的通信接口接收的数据进行采样。

在一个示例中，存储器设备可使用从通信接口接收的第一训练信息来配置第一相移电路，并且使用从通信接口接收的第二训练信息来配置第二相移电路。第一相移电路可提供低速时钟信号。第二相移电路可提供高速时钟信号。

在一些实例中，与提供第二时钟信号相关联的接收机在低功率操作模式中被禁用。

在另一示例中，存储器设备可将一个或多个接收机配置成在高速操作模式中作为差分接收机来操作，并且将该一个或多个接收机配置成在低功率操作模式中作为单端接收机来操作。

图19是解说了采用处理电路1902的存储器接口装置1902的硬件实现的简化示例的图。该处理电路通常具有处理器1916，该处理器1916可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1902可以用由总线1920一般化地表示的总线架构来实现。取决于处理电路1902的具体应用和整体设计约束，总线1920可包括任何数目的互连总线和桥接器。总线1920将包括一个或多个处理器和/或硬件模块(由处理器1916，模块或电路1904、1906、1908和1910，可配置成在包括多个连接器或导线的存储器总线1914上进行通信的线驱动器电路1912，以及计算机可读存储介质1918表示)的各种电路链接在一起。总线1920还可链接各种其他电路(诸如定时源、外围设备、稳压器和功率管理电路)，这些电路在本领域中是众所周知的，并且因此将不再进一步描述。

处理器1916负责一般性处理，包括执行存储在计算机可读存储介质1918上的软件。该软件在由处理器1916执行时使处理电路1902执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1918还可被用于存储由处理器1916在执行软件时操纵的数据，包括从在存储器总线1914上传送的码元中解码的数据。处理电路1902进一步包括模块1904、1906、1908和1910中的至少一个模块。模块1904、1906、1908和1910可以是在处理器1916中运行的软件模块、驻留/存储在计算机可读存储介质1918中的软件模块、耦合到处理器1916的一个或多个硬件模块、或其某种组合。模块1904、1906、1908和1910可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1900包括：被配置成生成一个或多个时钟的模块和/或电路1904，被配置成调整从通信接口接收的一个或多个时钟、数据或命令之间的相位关系的模块和/或电路1906，被配置成在经相移时钟之间进行选择以用于作为数据时钟和/或命令时钟传输的模块和/或电路1908，以及被配置成从通信接口接收并解码数据和命令的模块和/或电路1910。

在一个示例中，生成时钟的模块和/或电路1904可包括时钟恢复电路。调整时钟、数据或命令之间的相位关系的模块和/或电路1906可包括第一相移电路和第二相移电路，该第一相移电路由训练信息配置成基于从通信接口接收的第一时钟信号来提供低速时钟信号，该第二相移电路由训练信息配置成基于从通信接口接收的第二时钟信号来提供高速时钟信号。选择逻辑可被配置成：在低速时钟信号与高速时钟信号之间进行选择以提供数据时钟定时信号。选择逻辑可包括复用器、解复用器、组合逻辑、映射逻辑等等。低速时钟信号可用于对从通信接口的命令总线接收的命令进行采样。当存储器被读取时，高速时钟信号可被选择作为高速操作模式中的数据时钟定时信号，并且低速时钟信号可被选择作为低功率操作模式中的数据时钟定时信号。当存储器被写入时，高速时钟信号可被选择作为高速操作模式中的数据采样信号，并且低速时钟信号可被选择作为低功率操作模式中的数据采样信号。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各个方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种用于操作耦合存储器设备和存储器控制器的通信接口的方法，包括：

向所述存储器设备传送具有第一频率的第一时钟信号；

使用所述第一时钟信号来控制至所述存储器设备的命令在所述通信接口的命令总线上的传输；

在第一操作模式中使用所述第一时钟信号来控制第一数据在所述通信接口的数据总线上的传输；以及

在第二操作模式中，

向所述存储器设备传送具有大于所述第一频率的第二频率的第二时钟信号，以及

使用所述第二时钟信号来控制第二数据在所述数据总线上的传输，其中，所述第二时钟信号在所述第一操作模式中被抑制。

2.如权利要求1所述的方法，其中，所述第一时钟信号由所述存储器控制器提供并且被用于在所述第一操作模式中和所述第二操作模式中控制至所述存储器设备的命令在所述命令总线上的传输，并且其中，所述第二时钟信号由所述存储器控制器提供。

3.如权利要求1所述的方法，其中，所述第一数据是由所述存储器控制器传送给所述存储器设备的。

4.如权利要求1所述的方法，其中，所述第一数据是由所述存储器设备传送给所述存储器控制器的。

5.如权利要求1所述的方法，其中，所述存储器控制器被实施在应用处理器中。

6.如权利要求1所述的方法，其中，所述存储器控制器被实施在片上系统(SoC)设备中。

7.如权利要求1所述的方法，进一步包括：

生成低速时钟信号；以及

基于训练信息来相移所述低速时钟信号以获得所述第一时钟信号。

8.如权利要求1所述的方法，进一步包括：

在所述第二操作模式中生成高速时钟信号；

向所述高速时钟信号施加第一延迟以获得高速读时钟信号，其中，所述第一延迟是基于训练信息来配置的；

向所述高速时钟信号施加第二延迟以获得高速写时钟信号，其中，所述第二延迟是基于所述训练信息来配置的；

在所述第二操作模式中的存储器读操作期间，选择所述高速读时钟信号以作为所述第二时钟信号传输至所述存储器设备；以及

在所述第二操作模式中的存储器写操作期间，选择所述高速写时钟信号以作为所述第二时钟信号传输至所述存储器设备。

9.如权利要求1所述的方法，其中，所述存储器控制器包括时钟和数据恢复(CDR)电路，所述CDR电路部分地基于所述数据总线上的信令状态的转变来提供采样时钟。

10.如权利要求9所述的方法，其中，所述存储器设备包括被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述数据总线上的信令状态的转变的逻辑。

11.如权利要求1所述的方法，其中，所述第二频率是所述第一频率的至少两倍。

12.如权利要求1所述的方法，其中，所述第一频率不超过所述第二频率的四分之一。

13.如权利要求1所述的方法，进一步包括：

将一个或多个线驱动器或接收机配置成在所述第二操作模式中作为差分线驱动器来操作；以及

将所述一个或多个线驱动器或接收机配置成在所述第一操作模式中作为单端线驱动器来操作。

14.一种存储器控制器，包括：

时钟生成逻辑，所述时钟生成逻辑被配置成：提供具有第一频率的第一时钟信号和具有大于所述第一频率的第二频率的第二时钟信号；

第一相移电路，所述第一相移电路由训练信息配置成提供所述第二时钟信号的第一经相移版本；

第二相移电路，所述第二相移电路由所述训练信息配置成提供所述第二时钟信号的第二经相移版本；以及

选择逻辑，所述选择逻辑被配置成：在高速操作模式中向存储器设备提供数据时钟信号，并在低功率操作模式中抑制所述数据时钟信号，

其中，所述第二时钟信号的所述第一经相移版本是在存储器读操作期间由所述选择逻辑提供的，所述第二时钟信号的所述第二经相移版本是在存储器写操作期间由所述选择逻辑提供的。

15.如权利要求14所述的存储器控制器，进一步包括：

被配置成向所述存储器设备传送命令时钟信号的一个或多个线驱动器，其中，所述命令时钟信号是所述第一时钟信号的经相移版本，其中，所述命令时钟信号用于在所述低功率操作模式中控制至所述存储器设备的数据的传输。

16.如权利要求14所述的存储器控制器，进一步包括：

时钟和数据恢复(CDR)电路，所述CDR电路部分地基于通信接口的数据总线上信令状态的转变来提供采样时钟，

其中，所述存储器设备包括被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述数据总线上的信令状态的转变的逻辑。

17.如权利要求14所述的存储器控制器，其中，所述第二频率是所述第一频率的至少两倍。

18.如权利要求14所述的存储器控制器，其中，所述第一频率不超过所述第二频率的四分之一。

19.如权利要求14所述的存储器控制器，进一步包括：

一个或多个线驱动器，所述一个或多个线驱动器被配置成将所述存储器控制器耦合到所述存储器设备，

其中，所述一个或多个线驱动器在所述高速操作模式中作为差分线驱动器来操作并且在所述低功率操作模式中作为单端线驱动器来操作。

20.一种存储器设备，包括：

第一相移电路，所述第一相移电路由训练信息配置成基于从耦合存储器设备和存储器控制器的通信接口接收的第一时钟信号来提供低速时钟信号；

第二相移电路，所述第二相移电路由训练信息配置成基于从所述通信接口接收的第二时钟信号来提供高速时钟信号；以及

选择逻辑，所述选择逻辑被配置成：在低速时钟信号与高速时钟信号之间进行选择以提供数据时钟定时信号，

其中，所述低速时钟信号用于在高速操作模式中和低功率操作模式中对从所述通信接口的命令总线接收的命令进行采样，

其中，在所述高速操作模式中所述高速时钟信号被选择作为所述数据时钟定时信号或数据采样信号，并且在所述低功率操作模式中所述高速时钟信号被抑制，

其中，在所述低功率操作模式中所述低速时钟信号被选择作为所述数据时钟定时信号或所述采样信号。

21.如权利要求20所述的存储器设备，其中，提供所述第二时钟信号的接收机在所述低功率操作模式中被禁用。

22.如权利要求20所述的存储器设备，进一步包括：

被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述通信接口的数据总线上信令状态的转变的逻辑，

其中，所述存储器控制器被配置成：部分地基于所述数据总线上的信令状态的转变来提供时钟。

23.如权利要求20所述的存储器设备，其中，所述第二时钟信号可具有所述第一时钟信号的频率的至少两倍的频率。

24.如权利要求20所述的存储器设备，其中，所述第一时钟信号具有不超过所述第二时钟信号的频率的四分之一的频率。

25.如权利要求20所述的存储器设备，进一步包括：

被配置成从所述通信接口接收信号的一个或多个接收机，

其中，所述一个或多个接收机在所述高速操作模式中作为差分接收机来操作并且在所述低功率操作模式中作为单端接收机来操作。

26.一种在存储器设备处实现的方法，包括：

基于从耦合存储器设备和存储器控制器的通信接口接收的第一时钟信号来提供低速时钟信号；

基于从所述通信接口接收的第二时钟信号来提供高速时钟信号；

在高速操作模式中和低功率操作模式中使用所述低速时钟信号来对从所述通信接口的命令总线接收的命令进行采样；

在所述高速操作模式中使用所述高速时钟信号来对从所述通信接口接收的数据进行采样；

在所述低功率操作模式中抑制所述高速时钟信号；以及

在所述低功率操作模式中使用所述低速时钟信号来对从所述通信接口接收的数据进行采样。

27.如权利要求26所述的方法，进一步包括：

使用从所述通信接口接收的第一训练信息来配置第一相移电路，其中，所述第一相移电路提供所述低速时钟信号；以及

使用从所述通信接口接收的第二训练信息来配置第二相移电路，其中，所述第二相移电路提供所述高速时钟信号。

28.如权利要求26所述的方法，其中，提供所述第二时钟信号的一个或多个接收机在所述低功率操作模式中被禁用。

29.如权利要求26所述的方法，其中，所述第二时钟信号可具有所述第一时钟信号的频率的至少两倍的频率。

30.如权利要求26所述的方法，进一步包括：

将一个或多个接收机配置成在所述高速操作模式中作为差分接收机来操作；以及

将所述一个或多个接收机配置成在所述低功率操作模式中作为单端接收机来操作。

Images