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CN107808891B - 用于制造晶体管的方法及相应设备 - Google Patents

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CN107808891B
CN107808891B CN201710146962.1A CN201710146962A CN107808891B CN 107808891 B CN107808891 B CN 107808891B CN 201710146962 A CN201710146962 A CN 201710146962A CN 107808891 B CN107808891 B CN 107808891B
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Abstract

本公开涉及用于制造晶体管的方法及相应设备。一种具有两个竖直栅极的MOS晶体管(TS)包括：具有第一导电类型的半导体衬底区域(ZS)，该半导体衬底区域通过在第一方向(X)上延伸的两个第一平行沟槽(GT1，GT2)与该衬底(SUB)的其余部分分隔开；隔离栅极区(G12，G21)，该隔离栅极区位于该衬底区域(ZS)的每个侧面上以及在该相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极(G12，G21)；第一掩埋区(CTR)，该第一掩埋区位于具有第二导电类型的该衬底区域(ZS)下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区(DP)，该第二区位于该衬底区域(ZS)的表面附近并且形成该晶体管(TS)的第二导电电极。

Description

用于制造晶体管的方法及相应设备
技术领域
实施例和实施模式涉及存储器，并且更具体地涉及用于制造晶体管的方法及相应设备。
背景技术
电阻式存储器(例如相变存储器PCM或基于氧化物的随机存取存储器OxRAM)通常包括存储器点，每个存储器点具有选择晶体管和能够存储逻辑数据的存储器单元，并且这些存储器点沿存储器平面中的行和列分布在矩阵中。通过选择晶体管并且经由沿存储器平面的行的字线和沿存储器平面的列的位线来访问存储器单元。
电阻式存储器技术在许多方面是有前景的，特别是在密度方面，因为结合在后段制程BEOL互连层内的存储器单元可以叠加在形成在半导体衬底之中和之上的选择晶体管上方，与“常规”非易失性存储器(例如EEPROM或NAND闪存)形成对比，在常规存储器单元中，存储器单元通常也形成在半导体衬底之中和之上。
因此，在电阻式存储器存储器点的紧凑性方面的限制是由选择晶体管占据的面积。
在这一点上，在公开号为3023647A1的法国专利申请中，已经提出了形成比平面晶体管更紧凑的竖直栅极选择晶体管。然而，在这种配置中，竖直栅极可能在相邻晶体管中引入寄生导电沟道的形成，从而当访问存储器单元时引起误差。对面向栅极面的区进行掺杂可能限制这种寄生导电沟道的形成。
然而，电阻式存储器单元可能需要特别大的电流来写入数据。
发明内容
根据实施模式和实施例，提出了一种将两个相邻竖直选择晶体管隔离开的解决方案，从而特别地允许更多的电流被灌入选择晶体管并且使选择晶体管占据的面积最小化。
根据第一方面，提出了一种用于制造具有两个竖直栅极的MOS晶体管的方法，该方法包括：
-在具有第一导电类型的半导体衬底中制造具有第二导电类型的第一掩埋区，以便形成该晶体管的第一导电电极；
-在该半导体衬底中直至该第一掩埋区蚀刻出在第一方向上延伸且界定衬底区域的两个第一平行沟槽；
-在该衬底区域的每个侧面上以及在相应沟槽的底部的一部分上形成隔离区，该隔离区包括栅极材料以便形成两个竖直栅极；
-在这两个栅极区之间制作导电连接；
-在该衬底区域的表面上形成第二区，该第二区具有第二导电类型以便形成该晶体管的第二电极。
由此，在该衬底区域的每个侧面上形成两个竖直栅极允许仅具有一个有用竖直栅极的典型晶体管的电流的基本上两倍多的电流灌入根据这一方面制造的MOS晶体管中。
此外，这些竖直栅极位于沟槽的底部的一部分上的事实是指：沟槽的底部的另一部分没有被栅极材料覆盖，由此留下有利的可能性使得将每个栅极与潜在的其他邻近栅极区电隔离开。
根据一个实施模式，这两个第一沟槽的宽度大于其深度，并且形成这些栅极区包括：在该衬底区域上并在这些沟槽中沉积栅极氧化物和栅极材料；以及各向异性地蚀刻该栅极材料和该栅极氧化物直到该衬底区域的表面和相应沟槽的底部的另一部分不被覆盖。
根据一个实施模式，在这两个栅极区之间制造该导电连接包括形成两个第二平行沟槽，这两个第二平行沟槽的深度大于其宽度，在垂直于该第一方向的第二方向上延伸，并且这两个第二平行沟槽填充有该栅极材料并且位于该晶体管的任一侧上。
这些实施模式一方面允许晶体管的栅极与可能的邻近结构隔离开，并且另一方面允许承载比仅包括一个栅极的常规晶体管更多的电流。
此外，经由沟槽形成衬底区域和栅极区容易被适配成同时制造沿平面的两个方向安排的多个晶体管。
由此，这些晶体管在非易失性存储器(例如电阻式非易失性存储器)的选择晶体管的容量方面特别有利。
为此，还提出了一种用于制造集成电路的方法，该集成电路包括具有存储器点的非易失性存储器，每个存储器点包括叠加在选择晶体管上方的存储器单元，其中，选择晶体管通过以上定义的方法制造。
根据一个实施模式，该导电连接是在一组共享其竖直栅极的选择晶体管的任一侧上制造的，并且这些选择晶体管被并排地安排在第一方向上。
该方法另外可以包括形成在第一方向上延伸的金属迹线，这些金属迹线通过竖直过孔电连接至这些导电连接。
根据一个实施模式，制造选择晶体管包括形成浅沟槽隔离，这些浅沟槽隔离沿第一方向将第二区的单独地属于每个选择晶体管的这些部分单独地隔离开。
有利地，存储器单元是电阻式存储器单元。
根据另一方面，提出了一种集成电路，该集成电路包括至少一个具有两个竖直栅极的MOS晶体管，该MOS晶体管包括：具有第一导电类型的半导体衬底区域，该半导体衬底区域通过在第一方向上延伸的两个第一平行沟槽与衬底的其余部分分隔开；隔离栅极区，该隔离栅极区位于衬底区域的每个侧面上以及在相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极；第一掩埋区，该第一掩埋区位于具有第二导电类型的衬底区域下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区，该第二区位于该衬底区域的表面附近并且形成该晶体管的第二导电电极。
有利地，在垂直于该第一方向的第二方向上所测量的该沟槽的底部的该部分的大小小于在该第二方向上所测量的该沟槽的底部的大小的一半。
有利地，这两个第一沟槽的宽度大于其深度。
根据一个实施例，该至少一个栅极连接区包括深度大于宽度的第二沟槽，并且该第二沟槽在垂直于第一方向的第二方向上延伸。
像这种晶体管在非易失性存储器设备(例如电阻式非易失性存储器设备)中特别有利，该设备可以由此包括安排在形成于半导体衬底之中和之上的存储器平面中的矩阵中的存储器点，该矩阵的行在第一方向上延伸且该矩阵的列在垂直于第一方向的第二方向上延伸，每个存储器点包括叠加在具有两个竖直栅极的MOS晶体管上方的存储器单元，该MOS晶体管形成选择晶体管。
有利地，位于面向属于同一列且属于相邻行的两个选择晶体管的对应衬底区域的侧面上的这些隔离栅极区位于同一个第一沟槽中并且在此第一沟槽的底部彼此远离。
根据一个实施例，电连接两个竖直栅极的栅极连接区位于属于同一行的一组晶体管的任一侧上。
该设备可以包括将属于同一组的选择晶体管的第二区分隔开的浅沟槽隔离。
该设备可以包括在第一方向上延伸的字线，并且这些字线通过竖直过孔电连接至这些栅极连接区。
有利地，存储器单元是电阻式存储器单元。
一种如个人计算机、移动电话、或汽车的车载计算机等的电子装置，该电子装置可以有利地包括如以上定义的集成电路。
附图说明
本发明的其他优点和特征将基于详细检查非限制性实施例和实施方式以及附图而变得明显，在附图中：
-图1至图10示意性地示出了在实施根据本发明的制造方法和/或根据本发明的电子电路和电子装置的各种实施例的过程中获得的各种结构。
具体实施方式
三个方向X，Y，Z形成空间正交基底，并显示在每个图中。
图1至图4示出了在用于制造具有两个竖直栅极的晶体管的示例性方法的各个步骤中获得的结构的平面(Y，Z)的横截面视图。
图1示出了半导体衬底SUB(例如P型)，其中，第一掩埋区CTR(例如N型)(通常被本领域技术人员以首字母缩写NISO所指)已被深度植入，并且其中，两个第一沟槽(被称为栅极沟槽GT1，GT2)被蚀刻。
栅极沟槽GT1，GT2形成为完全相同的并与方向X平行地延伸。
栅极沟槽GT1，GT2被蚀刻直至掩埋层CTR，并且其宽度大于其深度(GTP＜GTL)，GTP和GTL分别表示沟槽的深度和宽度。
栅极沟槽GT1，GT2一起界定衬底区域ZS，该衬底区域通过该栅极沟槽和掩埋层CTR与衬底SUB的其余部分分隔开。
衬底区域ZS将最终容纳晶体管的有源区。
由此，如以下将变得明显的，具体地就是掩埋层CTR的深度对晶体管占据的面积进行参数化。
图2示出了将栅极材料GM沉积在关于图1所描述的结构上的步骤的结果。
以常规的方式，已经在这些栅极沟槽GT1、GT2中提前形成了栅极氧化物OX层，从而允许栅极材料与衬底并与第一掺杂区CTR电隔离开。
栅极材料GM可以是例如气相沉积的多晶硅或者根据例如镶嵌工艺沉积的金属。
沉积形成了栅极材料GM层，从垂直于该栅极材料层所处的表面所取的该栅极材料层的厚度基本上恒定。该层基本上紧抱其所沉积于其上的该结构的外形，倾向于使该结构的边缘变钝或变圆。
由此，在栅极材料GM层的表面上，这种沉积导致形成犁沟S1、S2，这些犁沟被定位成面向栅极沟槽GT1、GT2。这些犁沟基本上与栅极沟槽一样深，但是比栅极沟槽窄。
图3示出了在竖直方向Z上各向异性地蚀刻GRA、栅极材料GM层以及之前沉积的栅极氧化物OX层直至衬底的表面之后获得的结构。
适形于这些栅极沟槽GT1、GT2和这些犁沟S1、S2的几何结构，竖直地各向异性地蚀刻GRA栅极材料GM的操作导致形成两个栅极区，这两个栅极区被定位成抵靠每个沟槽GT1、GT2的侧壁并且在沟槽的底部彼此远离。
相对于该图的取向，被定位成抵靠左沟槽GT1的左侧壁的栅极区由G11表示，并且抵靠右侧壁的栅极区由G12表示。
相对于该图的取向并且以类似方式，被定位成抵靠右沟槽GT2的左侧壁和右侧壁的栅极区分别由G21和G22表示。
以其他方式说明，在衬底区域ZS的左侧上以及在沟槽GT1的底部的一部分上形成第一隔离栅极区G12，并且在衬底区域ZS的右侧上以及在沟槽GT2的底部的一部分上形成第二隔离栅极区G21。
这种形成好比典型地在包围例如常规平面MOS晶体管的栅极区的介电材料中形成间隔物。
接下来，如在图4中所示出的，第二掺杂区DP被植入到衬底区域ZS的表面中。
由此获得的位于两个栅极沟槽GT1、GT2之间的结构形成了具有两个竖直栅极G12、G21的晶体管TS。
位于深处的第一掺杂区CTR在此实例中形成晶体管TS的源极，并且位于表面上的第二掺杂区DP在此实例中形成晶体管TS的漏极。
被定位在衬底区域ZS的侧面上的栅极区G12和G21形成晶体管TS的两个竖直栅极。
单个晶体管TS的两个导电沟道可以形成在两个对应沟道区RC1、RC2中，位于沿竖直栅极G12、G21分别位于的侧面的源极与漏极之间的有源区中。
第二掺杂区DP的植入可以是例如N型，由此形成具有两个竖直栅极的NMOS晶体管。
在此图中明显的是，晶体管TS在方向Y上的宽度取决于竖直栅极的宽度，即，基本上为栅极沟槽的半宽。进而，栅极沟槽GTL的宽度取决于掩埋层CTR的深度。由此，层CTR的植入深度是对晶体管TS占据的面积具有影响的参数。
然而，具体地，出于与控制各向异性蚀刻和栅极材料沉积技术相关的原因，这种制造可能占据2F x 2F的面积，其中，F是可使用给定技术来实施的最小尺寸的常用符号。
图5和图6示出了在用于制造晶体管TS并且更具体地制造栅极连接区的步骤中获得的结构的平面(X，Z)中的横截面视图，这些栅极连接区具体地允许晶体管TS的两个栅极彼此电连接。
图5示出了在与图1的平面V-V相对应的平面(X，Z)中的横截面视图。图1的截面平面与图5的平面I-I相对应。
在蚀刻第一栅极沟槽GT1、GT2的步骤中，两个第二沟槽GCT1、GCT2(被称为栅极连接沟槽)也在半导体衬底中被蚀刻直至掩埋层CTR。
栅极连接沟槽平行于方向Y延伸，并且其深度大于其宽度(GCTP＞GCTL)，其中，GCTP是栅极连接沟槽的深度并且GCTL是其宽度(此外，GCTP＝GTP)。
在方向X上在衬底区域的与晶体管的有源区相对应的或者与形成组的多个晶体管的多个对应有源区相对应的任一侧上蚀刻出第二沟槽GCT1、GCT2。
图6示出了在与图3的平面VI-VI相对应的平面(X，Z)中的横截面视图。图3的截面平面与图6的平面III-III相对应。
已经采用关于图2和图3所描述的方式来沉积并然后蚀刻栅极材料，形成栅极连接区GC1、GC2，这些栅极连接区填充对应栅极连接沟槽GCT1、GCT2。
栅极连接区GC1、GC2使晶体管TS的两个竖直栅极G12、G21彼此连接。在此表示中，栅极连接区GC1、GC2将属于同一组的晶体管的两个竖直栅极G12、G21彼此连接，该组在此实例中由四个晶体管形成，这些晶体管的栅极随后被共享。
此外，在属于一组的每个晶体管之间，已经形成了浅沟槽隔离STI，这些浅沟槽隔离在X方向上将第二掺杂区DP的单独地属于该组的一个晶体管的这些部分单独地隔离开。
已经关于形成单个晶体管组来描述了这种方法。然而，这种方法可以容易地适配成用于制造单个晶体管或者并排地且单独地或者成组地安排的多个晶体管(例如，通过在存储器平面的X方向和Y方向上复制以上描述的用于制造选择晶体管的配置)。
具体地，未使用的栅极区G11和G22将各自充当在Y方向上彼此紧邻的晶体管栅极。
由此形成的晶体管可以被有利地用作例如电阻式非易失性存储器的存储器平面的选择晶体管。
图7至图9在各截面平面中示出了已经在BEOL互连层内形成了叠加在每个选择晶体管上方的电阻式存储器单元CELi,j之后获得的结构。
由此获得的结构形成了电阻式存储器的存储器平面，包括以矩阵形式(在方向X上成行地并且在方向Y上成列地)安排的存储器点。每个存储器点包括选择晶体管和电阻式存储器单元。
电阻式存储器单元通常包括电阻式结构，包括例如相变材料。
施加于电阻式结构的端子的电压允许以永久且可逆的方式来修改电阻式结构的电阻率，并且由此允许存储该电阻率所表示的逻辑数据。
然而，在图7至图9中，与前述附图共用的元件沿它们在下标中所属于的行“i”和/或它们所属于的列“j”带有相同参考号。为了清晰起见，之前由G11、G12、G21、G22表示的栅极区在此实例中分别由G2i-1、G1i、G2i、G1i+1表示。
图7示出了在非易失性存储器设备的存储器平面的一部分的平面(Y，Z)中的横截面视图，该非易失性存储器设备包括通过关于图1至图6所描述的方法制造的选择晶体管TSi,j。
存储器单元CELi,j通过在集成电路的BEOL互连层中制作的金属过孔沿存储器平面的列的方向Y连接至选择晶体管TSi,j的漏极并且连接至金属迹线(被称为位线BLi)。
具体地，以上所描述的制造方法使得晶体管TSi,j的竖直栅极G1i与属于同一列j且属于相邻行i-1的晶体管TSi-1,j的竖直栅极G2i-1电隔离开(即使所述栅极G1i、G2i-1已经形成在相同沟槽中)。
同样，晶体管TSi,j的竖直栅极G2i与属于同一列j且属于相邻行i+1的晶体管TSi+1,j的竖直栅极G1i+1电隔离开(即使所述栅极G2i、G1i+1已经形成在相同沟槽中)。
由此，每个选择晶体管的每个竖直栅极与存储器单元的属于同一列且属于相邻行的选择晶体管的竖直栅极电隔离开。
可以经由由此形成在存储器平面的这些行的方向X上延伸的沟槽中的栅极来完成通过选择存储器单元的行来对其进行访问。
然而，特别是出于与控制用于访问存储器单元的迹线的电导率相关的原因，沿方向X有规律地制作与金属迹线的栅极连接是有利的。
图8示出了在与图7的平面VIII-VIII相对应的平面(X，Z)中的横截面视图。图7的截面平面与图8的平面VII-VII相对应。
栅极连接区GC1i、GC2i还允许通过对应的竖直金属过孔WLV1i、WLV2i来与在存储器平面上方在这些行的方向X上延伸的字线WLi相接触。
所述接触例如时由晶体管组有规律地完成的。
根据栅极材料GM优选的导电条件以及由此制造的设备的实施要求，一个晶体管组包括例如至少四个晶体管。
图9示出了关于图7和图8所描述的结构的顶部视图，它们的截面平面分别与图9的平面VII-VII和VIII-VIII相对应。
由叠加在对应选择晶体管TSi,j上方的存储器单元CELi,j形成的每个存储器点连接至位线BLj并连接至字线WLi。
位线BLj和字线WLi通过分别在存储器平面的列Y和行X的方向上延伸的金属迹线形成在BEOL互连层内，并且由此允许在矩阵中选择存储器点以便对其进行访问。
存储器点通过与存储器单元CELi,j的一个端子接触的金属过孔而连接至位线BLj，另一个端子也通过金属过孔连接至存储器点的选择晶体管TSi,j的漏极。
存储器点通过与栅极连接区GC1i、GC2i接触的金属过孔WLVi连接至字线WLi，这些栅极连接区连接至属于同一行i的选择晶体管TSi,j的任一侧上的各竖直栅极G1i、G2i。
具体地，由此获得的存储器平面的选择晶体管可以承载仅具有一个栅极的竖直晶体管的电流的两倍电流，并且不经历形成寄生导电沟道。
晶体管的竖直设计就每个晶体管占据的面积而言提供了实质节省，该面积具体地由掩埋层的植入深度参数化并且可由其进行调整。
此外，这种方法与已经存在的方法兼容，并且所获得的结构以与现有技术类似的方式运行，例如，就借助于行和列解码器来访问存储器点而言。
图10示出了如个人计算机、移动电话或汽车的车载计算机等的电子装置APP，该电子装置包括通过实施关于图1至图9所描述的方法而获得的配备有例如电阻式非易失性存储器的集成电路CI。

Claims (14)

1.一种用于制造由两个竖直栅极共同控制的多个MOS晶体管(TS)的方法，所述方法包括：
-在具有第一导电类型的半导体衬底(SUB)中制造具有第二导电类型的第一掩埋区(CTR)，以便形成所述多个MOS晶体管的第一导电电极；
-在深度方向上，通过所述半导体衬底(SUB)、直至所述第一掩埋区(CTR)地蚀刻出在第一方向(X)上延伸的两个第一平行沟槽(GT1，GT2)以及在垂直于所述第一方向的第二方向上延伸的两个第二平行沟槽，使得所述两个第一平行沟槽和所述两个第二平行沟槽围绕衬底区域(ZS)，所述衬底区域具有宽度和长度，所述宽度和长度在垂直于所述深度方向的平面上延伸，其中所述衬底区域的所述长度在所述第一方向上延伸并且大于在所述第二方向上延伸的所述宽度；
-沿所述衬底区域的所述长度在所述衬底区域(ZS)的每个侧面上以及在相应的第一平行沟槽(GT1，GT2)的底部的一部分上形成隔离栅极区(G12，G21)，所述隔离区包括栅极材料以便形成所述两个竖直栅极；
-沿所述衬底区域的所述宽度在所述衬底区域的每个侧面上以及在相应的第二平行沟槽的底部的一部分上形成隔离区，所述隔离区包括所述栅极材料，以便在所述两个隔离栅极区(G12，G21)之间制作导电连接(GC1，GC2)；以及
-在所述衬底区域的顶表面处形成多个第二区(DP)，所述第二区具有所述第二导电类型、彼此绝缘、并且沿所述衬底区域的所述长度在行中布置，以便形成所述多个MOS晶体管的第二电极。
2.根据权利要求1所述的方法，其中，所述两个第一沟槽(GT1，GT2)的宽度大于其深度，并且所述形成所述栅极区包括：在所述衬底区域(ZS)上并在所述沟槽(GT1，GT2)中沉积栅极氧化物(OX)和栅极材料(GM)；以及各向异性地蚀刻所述栅极材料(GM)和所述栅极氧化物(OX)直到所述衬底区域(ZS)的所述顶表面和所述相应沟槽的所述底部的另一部分不被覆盖。
3.根据权利要求1和2之一所述的方法，其中，所述在所述两个隔离栅极区(G12，G21)之间制造所述导电连接(GC1，GC2)包括形成两个第二平行沟槽(GCT1，GCT2)，所述两个第二平行沟槽的深度大于其宽度，在垂直于所述第一方向(X)的第二方向(Y)上延伸，并且所述两个第二平行沟槽填充有所述栅极材料(GM)且位于所述多个MOS晶体管的任一侧上。
4.一种用于制造集成电路的方法，所述集成电路包括具有存储器点的非易失性存储器，每个存储器点包括叠加在选择晶体管(TSi,j)上方的存储器单元(CELi,j)，其中，所述选择晶体管(TSi,j)是通过根据权利要求1至3之一所述的方法制造的。
5.根据权利要求4所述的方法，其中，所述导电连接(GCi)是在一组选择晶体管的任一侧上制造的。
6.根据权利要求5所述的方法，另外包括：形成在所述第一方向(X)上延伸的金属迹线(WLi)，所述金属迹线通过竖直过孔(WLVi)电连接至所述导电连接(GC1i)。
7.根据权利要求4至6中任一项所述的方法，其中，形成所述多个第二区进一步包括形成浅沟槽隔离(STI)，所述浅沟槽隔离沿所述第一方向(X)将所述第二区(DP)在沿所述衬底区域的所述长度的所述行中彼此隔离。
8.根据权利要求4至6中任一项所述的方法，其中，所述存储器单元(CELi,j)是电阻式存储器单元。
9.一种用于制造由两个竖直栅极控制的多个MOS晶体管的方法，所述方法包括：
-蚀刻半导体衬底以形成沟槽，所述沟槽围绕掺杂有第一导电类型的矩形半导体区域来为所述多个MOS晶体管提供公共沟道区，并且使掩埋区掺杂有第二导电类型来为所述多个MOS晶体管提供公共源极区，所述矩形半导体区域具有相对的第一侧和相对的第二侧，其中所述相对的第一侧比所述相对的第二侧更长；
-在所述矩形半导体区域的至少所述相对的第一侧上在所述沟槽中形成包括栅极材料的隔离区，以形成用于所述多个MOS晶体管的所述两个竖直栅极；
-沿所述矩形半导体区域的所述相对的第二侧，在所述两个竖直栅极之间在所述沟槽中制作导电连接；以及
-在提供所述公共沟道区的所围绕的矩形半导体区域的顶表面处，形成用于所述多个MOS晶体管的多个漏极区，其中所述漏极区彼此绝缘并且掺杂有第二导电类型。
10.根据权利要求9所述的方法，进一步包括：在所述矩形半导体区域中形成多个浅沟槽隔离，以使所述漏极区彼此绝缘。
11.根据权利要求9所述的方法，其中蚀刻包括：蚀刻两个第一平行沟槽，所述两个第一平行沟槽沿第一方向延伸、并限定所述矩形半导体区域的所述相对的第一侧面。
12.根据权利要求11所述的方法，其中形成所述隔离区包括：在所述矩形半导体区域的所述相对的第一侧上形成栅极绝缘层，并在所述栅极绝缘层上形成栅电极。
13.根据权利要求12所述的方法，其中蚀刻进一步包括：蚀刻两个第二平行沟槽，所述两个第二平行沟槽沿第二方向延伸、并限定所述矩形半导体区域的所述相对的第二侧面，其中所述第二方向垂直于所述第一方向。
14.根据权利要求13所述的方法，其中形成所述栅电极包括：
-在所述两个第一平行沟槽和所述两个第二平行沟槽中沉积栅电极材料；以及
-在所述两个第一平行沟槽处各向异性地蚀刻所述栅电极材料和所述栅极绝缘层，以形成所述两个竖直栅极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108470709A (zh) * 2018-03-29 2018-08-31 上海华力集成电路制造有限公司 浅沟槽绝缘结构的制造方法
FR3110319B1 (fr) 2020-05-14 2022-04-22 St Microelectronics Rousset Dispositif de communication sans fil
CN113906551A (zh) * 2021-08-31 2022-01-07 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124867A1 (en) * 2006-09-14 2008-05-29 Micron Technology, Inc. Methods of forming vertical transistors
US20120080725A1 (en) * 2010-09-30 2012-04-05 Seagate Technology Llc Vertical transistor memory array
CN103872057A (zh) * 2012-12-17 2014-06-18 爱思开海力士有限公司 非易失性存储器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683428B2 (en) * 2004-01-22 2010-03-23 International Business Machines Corporation Vertical Fin-FET MOS devices
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2011165711A (ja) * 2010-02-04 2011-08-25 Toshiba Corp 半導体記憶装置
KR101154006B1 (ko) * 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법
US9343507B2 (en) * 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
FR3023647B1 (fr) 2014-07-11 2017-12-29 Stmicroelectronics Rousset Transistor vertical pour memoire resistive

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124867A1 (en) * 2006-09-14 2008-05-29 Micron Technology, Inc. Methods of forming vertical transistors
US20120080725A1 (en) * 2010-09-30 2012-04-05 Seagate Technology Llc Vertical transistor memory array
CN103872057A (zh) * 2012-12-17 2014-06-18 爱思开海力士有限公司 非易失性存储器件及其制造方法

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