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CN107608816A - 改善地址总线的完整性 - Google Patents

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CN107608816A
CN107608816A CN201710761680.2A CN201710761680A CN107608816A CN 107608816 A CN107608816 A CN 107608816A CN 201710761680 A CN201710761680 A CN 201710761680A CN 107608816 A CN107608816 A CN 107608816A
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Abstract

本发明涉及改善地址总线的完整性，其提供一种用于改善存储器系统中的地址完整性的方法，所述方法产生对应于存储器地址的错误校正数据。所述错误校正数据是与通过命令总线发射无操作指令同时地通过地址总线发射到存储器装置。

Description

改善地址总线的完整性
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2013年06月04日、申请号为201380037117.0、发明名称为“改善地址总线的完整性”的发明专利申请案。
技术领域
本发明实施例一般涉及存储器，且特定实施例涉及改善存储器的地址总线的完整性。
背景技术
存储器通常是以形成于半导体裸片中及/或半导体裸片上的集成电路(不论是单独地还是结合另一集成电路)的形式来提供，且通常可见于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的流行来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或陷阱层)的编程或其它物理现象进行的对所述单元的阈值电压的改变确定每个单元的数据状态。快闪存储器的常见使用包含个人计算机、数码相机、数字媒体播放器、数字记录器、游戏、器具、运载工具、无线装置、蜂窝式电话及可卸除式存储器模块。
图1图解说明并有快闪存储器100的典型现有技术系统的一个实例。所述系统还包含耦合到存储器装置100的控制器101。
控制器101经展示为通过数据总线105、控制总线106及地址总线107耦合到存储器装置100。在一个实施例中，数据总线可为32位及/或16位宽双倍数据速率(DDR)总线。
如果图1的系统并入到嘈杂的电子环境(例如，汽车或飞船)中，那么其由于点火系统及/或通信系统而经受大量噪声。因此，各种总线105到107的完整性可受到损害。已实施各种标准(例如，ISO26262)以通过提供关于所建议的完整性标准的准则来确保总线上的信息的完整性。
出于上文所叙述的原因及出于所属领域的技术人员在阅读并理解本说明书后将变得显而易见的其它原因，所述领域中需要增加系统中的总线中的一或多者的完整性。
发明内容
一方面，本申请涉及一种用于执行读取操作的方法，所述方法包括：与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及通过所述命令总线将读取指令发射到所述存储器装置。
另一方面，本申请还涉及一种用于执行读取操作的方法，其包括：接收地址总线上的地址；接收所述地址总线上的错误校正数据，所述错误校正数据对应于所述地址；响应于所述错误校正数据校正所述地址；以及响应于经校正地址存取存储器阵列。
附图说明
图1展示典型的现有技术系统。
图2展示读取操作的典型的现有技术实施方案的框图。
图3展示根据图2的实施例的典型的现有技术命令及地址序列的时序图。
图4展示根据图5的实施例的命令及地址序列的一个实施例的时序图。
图5展示读取操作的实施方案的一个实施例的框图。
图6展示用于改善存储器系统中的地址完整性的方法的一个实施例的流程图。
具体实施方式
在以下详细描述中，参考形成详细描述的一部分的附图且在所述附图中，通过图解说明展示特定实施例。在图式中，相似数字描述贯穿若干个视图的实质上类似组件。可利用其它实施例且在不脱离本发明的范围的情况下可作出结构、逻辑及电气改变。以下详细描述因此不应按限制性意义来理解。
图2图解说明非易失性存储器装置中的读取操作的典型的现有技术电子装置工程联合委员会(JEDEC)实施方案的框图。如所属领域中熟知的，JEDEC标准提供电子组件(例如，非易失性存储器、控制器)的标准化，使得来自一个制造商的一个符合JEDEC的存储器装置或控制器可用来自另一个制造商的类似的符合JEDEC的存储器装置或控制器替换。虽然用于改善地址总线的完整性的实施例的后续论述涉及命令、地址及数据格式的JEDEC实施方案，但是本发明实施例不限于任一种标准或格式。
在JEDEC实施方案中，将地址A[n:0]划分为两个部分。这样的两个部分随后被称为第一部分的行地址1(RA1)及第二部分的行地址2(RA2)。RA1存储在标记为RAB0到RAB3的一组行地址缓冲器201中的一者中。JEDEC控制信号BA[1:0]是缓冲器选择信号，其通过控制多路复用器203的哪一个输出连接到输入地址A[n:0]来选择将选择哪一个行地址缓冲器201来存储RA1。
控制信号BA[1:0]在预有效及有效时间段期间是有效的(如随后参看图3所论述)，以便选择需要从存储器阵列200读取哪一个特定页。此信号可具有四个不同状态(例如，00、01、10、11)中的一者，以便选择四个地址缓冲器201中的一者。控制信号BA[1:0]还用以控制耦合到的输出多路复用器204，且选择行地址缓冲器201的输出中的一者。
在读取操作期间，地址的第一部分及第二部分两者(RA1及RA2)通过另一多路复用器205被输入到存储器阵列200。存储器阵列200还耦合到行读出电路211，其读出响应于所述两个行地址部分而选择的特定存储器单元的状态。
行读出电路211的输出通过通过BA[1:0]来控制的多路复用器206耦合到一组行数据缓冲器202 RDB0到RDB3。因此，BA[1:0]信号选择将读出的数据输入到哪一个行数据缓冲器202中。类似地，BA[1:0]信号用作到输出多路复用器207的控制输入，输出多路复用器207耦合到行数据缓冲器202的输出以选择哪一个缓冲器输出耦合到数据输出多路复用器221。
双倍数据速率(DDR)突发引擎220耦合到数据输出多路复用器221的控制输入。DDR突发引擎220使用时钟、行地址(A[n:0])及模式寄存器设置(MRS)中的一些配置位来控制来自DQ多路复用器221的数据(DQ)的突发输出。
图3图解说明根据图2的实施例的典型的现有技术命令及地址序列的时序图。此图展示在存储器装置与外部控制器之间的命令、地址及数据总线中的每一者上发生的情形。
参看图2及3两者，命令总线最初具有JEDEC预有效指令(P-ACT)。此指令指导存储器装置接受地址总线上的行地址的第一部分RA1。行地址的第一部分基于BA总线上的选定存储体存取BA[1:0]信号而输入到行地址缓冲器201 RAB0到RAB3。
在P-ACT指令之后，命令总线具有JEDEC有效(ACT)指令，其指导存储器装置接受地址总线上的行地址的第二部分RA2。此外，在ACT指令期间，将RA2施加到具有行地址的第一部分RA1的存储器阵列。ACT指令还起始阵列读出。
在ACT指令之后，命令总线上可具有一或多个NOP指令。如果NOP指令在命令总线上，那么地址总线在此时间期间处于不关心状态。命令总线接着具有读取指令(RD)，其指导存储器装置基于BA总线上的选定存储体存取BA[1:0]信号选择选定行数据缓冲器202 RDB0到RDB3的第一页。将选定数据输出到DQ输出。
在读取指令RD之后，命令总线还包含多个无操作(NOP)指令。NOP指令是作为特定JEDEC标准的部分而包含，以增加在通过地址总线发射RA2之后在选定读取数据于数据总线上可用于控制器之前的延时。在所图解说明的实施例中，在命令总线上使用两个NOP指令产生为3的列地址选通延时。然而，使用其它标准的替代实施例可使用更多或更少的NOP指令来调整延时。
选定读取数据(RD)现在在数据总线上可用。图3展示如通过突发长度确定的多个读取数据(RD)。突发长度是控制器请求读取的数据字的数目。
图3还展示表示ACT指令与RD指令之间的时间的时间tRCD。这个时间是由任何符合装置进行适当操作应考虑的特定JEDEC标准(例如，非易失性低功率双倍数据速率(NVM-LPDDR))设置的预定时间。特定JEDEC标准允许将NOP指令插入于命令总线上的指令之间，所述命令总线调整ACT指令与RD指令之间的时间以便满足此时间规范。
为了改善存储器系统中的地址总线的完整性，可由控制器(其可为任何数目个不同的发射装置)针对对应地址产生错误校正码(ECC)数据。ECC数据是在(例如)发射对应地址之后通过地址总线发射到存储器装置。存储器装置接着可使用ECC数据来校正所接收地址。
图4图解说明时序图，其中在ACT指令与RD指令之间使用NOP，从而允许与NOP指令同时地通过地址总线发射ECC数据(例如，如果NOP指令已经是操作指令，那么在对NOP指令的至少一部分且在一些实施例中对全部NOP指令进行操作时，发射ECC数据的至少一部分且在一些实施例中发射全部ECC数据；此情形可包含(但不限于)例如同时发射ECC数据及NOP指令)。接着可使用ECC数据来改善地址总线完整性，如随后所描述。在本发明实施例中，可使用以地址模式检测并校正错误的任何方法。例如，可使用2位检测及1位校正算法产生ECC数据。随后参看图5论述存储器装置中的ECC数据的使用。
图4展示命令总线具有P-ACT指令，而地址总线具有行地址的第一部分(RA1)且存储体存取总线(BA)具有存储体选择信号BA[1:0]。P-ACT指令指导存储器装置接受地址总线上的行地址的第一部分RA1。
在P-ACT指令之后，命令总线具有有效ACT指令，其指导存储器装置接受地址总线上的RA2。存储体存取信号BA[1:0]在BA总线上。ACT指令还起始阵列读出。
NOP指令在命令总线上在ACT指令之后。命令总线上的NOP指令允许同时通过地址总线发射ECC数据。ECC数据包含用于先前所发射的地址的错误校正数据。如果启用地址完整性特征，那么存储器装置的内部控制器551(图5)可接受ECC数据并将其存储在寄存器中，如随后所论述。如果停用地址完整性特征，那么内部控制器551可忽略ECC数据。
ECC数据的大小可取决于所配置的突发页长度。在一个实施例中，ECC数据的大小至少等于地址线的数目。例如，对于128位的地址，ECC将为至少7位且256位的地址对于ECC数据将使用至少8位。使用其它错误检测及校正算法的替代实施例可对错误校正位使用不同大小。
地址完整性特征可通过设置寄存器中的位来开启或关闭。例如，外部控制器可将控制字发射到存储器装置中的模式寄存器，其设置指示存储器装置将接受用于地址的错误校正数据的位。在替代实施例中，存储器装置中的内部控制器可设置模式寄存器中的地址完整性位以开启此特征。外部控制器接着可读取此位，其指示外部控制器应通过地址总线产生及/或发射地址错误校正数据，如图4中所展示。
再次参看图4，在第一NOP指令之后，命令总线可具有一或多个额外NOP指令以便满足tRCD。在此时间期间，地址总线处于不关心状态。随后，命令总线具有读取指令RD，其指导存储器装置基于BA[1:0]信号选择选定行数据缓冲器RDB0到RDB3的第一页。将选定数据输出到DQ输出。
在读取指令RD之后，命令总线还包含多个无操作(NOP)指令。NOP指令是作为所实施的JEDEC标准的部分而包含，以增加在通过地址总线发射RA2之后在选定读取数据于数据总线上可用于控制器之前的延时。在所图解说明的实施例中，在命令总线上使用两个NOP指令产生为3的列地址选通延时。然而，使用其它标准的替代实施例可使用更多或更少的NOP指令来调整延时。
选定读取数据(DATA0到DATAx)现在在数据总线上可用。图4展示如通过突发长度确定的多个读取数据。突发长度是控制器请求由控制器读取的数据字的数目。在一个实施例中，控制器可将设置突发长度的命令发射到存储器装置。
图5图解说明使用如图4中图解说明的地址完整性特征实施的读取操作的JEDEC实施方案的一个实施例的框图。替代实施例可使用不同于所图解说明的JEDEC标准的标准实施地址完整性特征。
参看图4及5两者，在P-ACT指令期间，行地址的第一部分(RA1)存储在行地址缓冲器501 RAB0到RAB3中的一者中。将地址A[n:0]施加到通过JEDEC控制信号BA[1:0]来控制的地址多路复用器503。地址多路复用器503接着仅接受RA1以用于存储在如通过BA[1:0]来控制的选定行地址缓冲器501 RAB0到RAB3中。多路复用器503的输出各自耦合到行地址缓冲器RA0到RA3中的不同的行地址缓冲器。
在ACT指令期间，地址的第二部分(RA2)存储在地址寄存器550的字段522中。RA1地址中的选定地址(如通过BA[1:0]通过输出多路复用器504从行地址缓冲器RA0到RA3中的一者中选择的)也同时存储在地址寄存器550的字段521中。ACT指令起始通过读出电路511进行的存储器阵列500读出。
在NOP指令期间(假设启用地址完整性特征)，ECC数据存储在地址寄存器550的k位字段523中。如图4的时序图中可见，ECC数据通过地址总线A[n:0]输入到地址寄存器550。如果没有启用地址完整性特征，那么ECC字段523可留空或经编程为不关心数据。
在一个实施例中，地址寄存器550包括多个字段521到523，其仅包括RA1、RA2及ECC数据。在另一实施例中，可在地址寄存器550中使用另一字段520以在必要时按照任何特定JEDEC标准将RA1及RA2地址字段521、522的长度增加到n位字段。额外字段520中的数据可为不关心数据。
地址寄存器550耦合到ECC引擎510，所述ECC引擎读取地址寄存器550中的数据且校正地址RA1及RA2，如通过ECC数据指示。如果ECC数据指示地址RA1及RA2并不含有一或多个错误，那么ECC引擎510通过多路复用器505将所述地址施加到存储器阵列500。此地址用以选择特定存储器单元以供行读出电路511读出。如果ECC数据指示地址RA1及RA2含有一或多个错误，那么ECC引擎510尝试在将地址施加到存储器阵列500之前校正地址。
存储器阵列500可包括多种技术中的一者。例如，存储器阵列可为NOR、NAND或PCM非易失性存储器阵列。存储器阵列500还可为易失性存储器阵列，例如动态随机存取存储器。其它存储器技术还可使用所述方法来改善地址完整性。
行读出电路511的输出被输入到一组行数据缓冲器502 RDB0到RDB3。通过BA[1:0]控制信号来控制的多路复用器506确定将数据存储在哪个行数据缓冲器RDB0到RDB3中。类似地，BA[1:0]信号用作到输出多路复用器507的控制输入，输出多路复用器507耦合到行数据缓冲器502的输出以选择哪个缓冲器输出耦合到数据输出多路复用器531。
双倍数据速率(DDR)突发引擎530耦合到数据输出多路复用器531的控制输入。DDR突发引擎530使用时钟、行地址(A[n:0])及模式寄存器设置(MRS)中的一些配置位来控制来自数据输出多路复用器531的数据(DQ)的突发输出。在一个实施例中，外部控制器可通过设置寄存器(例如，MRS寄存器)中的特定位来设置突发长度及速率。
图6图解说明用于改善存储器系统中的地址完整性的方法的一个实施例的流程图。外部控制器确定是否启用地址完整性特征601。此操作可通过读取具有地址完整性位的存储器装置中的模式寄存器来完成。在一个实施例中，当此位被设置为逻辑1时，启用地址完整性特征，且当所述位被设置为逻辑0时，停用地址完整性特征。
如果启用地址完整性特征，那么外部控制器产生用于经发射的地址的错误校正码(例如，错误校正数据、ECC数据)606。在读取操作的命令序列期间，外部控制器接着与通过地址总线发射行地址同时地通过命令总线发射P-ACT命令607。接着与通过地址总线发射RA2同时地通过命令总线发射ACT命令609。接着与针对先前通过地址总线发射的地址产生的ECC数据同时地通过命令总线发射NOP指令611。
如果用于改善地址完整性的方法是读取操作的部分，那么所述方法可通过确定是否满足tRCD 613而继续。如果不满足tRCD，那么发射NOP指令与“不关心”数据620。如果满足tRCD 613，那么外部控制器通过命令总线将读取指令发射到存储器装置614。取决于所实施的标准所需的CAS延时，读取指令后续可接着一或多个NOP指令。存储器装置接着可通过数据总线将数据突发发射到外部控制器，且外部控制器接收数据615。
如果没有启用(例如，停用)地址完整性特征，那么可发射不具有ECC数据的地址603。在一个实施例中，也不通过命令总线来发射NOP指令。在另一实施例中，通过命令总线发射NOP指令且通过地址总线发射ECC数据，但是存储器装置忽略ECC数据。
P-ACT及ACT命令是与标准的特定JEDEC实施方案相关联的命令。替代实施例取决于所实施的标准而可能不使用此类命令，但是仍然可与通过地址总线发射ECC数据同时地通过命令总线发射NOP指令。
结论
总之，一或多个实施例包含可改善存储器系统中的地址总线的完整性的可选择地址完整性特征。控制器产生对应于地址的错误校正码。可与通过命令总线发射NOP指令同时地通过地址总线将错误校正码发射到存储器装置。
虽然本文中已图解说明并描述了特定实施例，但是所属领域的技术人员将了解，可用计划用于实现相同目的的任何布置取代所展示的特定实施例。所属领域的技术人员将显而易见对本发明的许多改动。因此，本申请案希望涵盖本发明的任何改动或变化。

Claims (15)

1.一种用于执行读取操作的方法，所述方法包括：
与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；
与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；
与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及
通过所述命令总线将读取指令发射到所述存储器装置。
2.根据权利要求1所述的方法，其进一步包括在通过所述地址总线发射所述地址的所述第一部分之前生成对应于所述地址的所述错误校正数据。
3.根据权利要求1所述的方法，其进一步包括在发射所述读取指令之后通过所述命令总线发射多个无操作指令。
4.根据权利要求3所述的方法，其中所述多个无操作指令中的无操作指令的数目为足够满足所述存储器装置的CAS延时要求的数目。
5.根据权利要求3所述的方法，其进一步包括在发射所述读取指令之后通过数据总线从所述存储器装置读取数据。
6.根据权利要求5所述的方法，其中来自所述数据总线的所述数据包括特定突发长度。
7.根据权利要求6所述的方法，其中所述突发长度是响应于外部控制器设置所述存储器装置中的位而确定。
8.一种用于执行读取操作的方法，其包括：
接收地址总线上的地址；
接收所述地址总线上的错误校正数据，所述错误校正数据对应于所述地址；
响应于所述错误校正数据校正所述地址；以及
响应于经校正地址存取存储器阵列。
9.根据权利要求8所述的方法，其进一步包括与接收所述地址总线上的所述错误校正数据同时地接收命令总线上的无操作指令。
10.根据权利要求8所述的方法，其进一步包括在校正所述地址之前将所述地址及所述错误校正数据存储在寄存器中。
11.根据权利要求10所述的方法，其进一步包括将所述地址按所述地址的第一部分及所述地址的第二部分的形式存储在所述寄存器中。
12.根据权利要求11所述的方法，其进一步包括：
存储来自多个行地址缓冲器中的一者的所述地址的所述第一部分；以及
存储来自所述地址总线的所述地址的所述第二部分，其中所述地址的所述第二部分是在所述地址的所述第一部分之后接收。
13.根据权利要求10所述的方法，其进一步包括将不关心数据与所述地址及所述错误校正数据一起存储在所述寄存器中使得所述不关心数据将所述寄存器中的数据量扩展到特定长度。
14.根据权利要求8所述的方法，其中所述错误校正数据包括响应于所述地址总线的地址线的数目的长度。
15.根据权利要求8所述的方法，其中响应于所述经校正地址存取所述存储器阵列包括：
响应于所述经校正地址从所述存储器阵列读出数据；
将所读出数据存储在多个行数据缓冲器中；以及
按数据的突发长度将所存储数据从所述行数据缓冲器输出。
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