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CN107564828B - 集成电路填料及其方法 - Google Patents

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CN107564828B
CN107564828B CN201710454661.5A CN201710454661A CN107564828B CN 107564828 B CN107564828 B CN 107564828B CN 201710454661 A CN201710454661 A CN 201710454661A CN 107564828 B CN107564828 B CN 107564828B
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曾雅雯
孙至鼎
李子宽
张柏森
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供了插入预设计的填料单元作为标准填料单元的替代物的方法，该方法包括：识别多个功能单元中的至少一个间隙。在一些实施例中，将预设计的填料单元插入至少一个间隙内。举例来说，预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计。在各个实施例中，对半导体衬底上的层进行图案化，从而将布局设计的图案转印到半导体衬底上的层。此后，使用电子束(e束)检查工艺来检查图案化的层。本发明实施例涉及集成电路填料及其方法。

Description

集成电路填料及其方法
技术领域
本发明实施例涉及集成电路填料及其方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。
特别地，IC尺寸的缩小已经大大增加了与使用现有的晶圆检查方法找到缺陷相关的挑战。晶圆检查可以细分为光学检查和电子束(e束)检查两个主要技术。虽然光学检查多年来一直是半导体晶圆检查的主力，但e束检查已经引起了相当大的兴趣，特别是其能够检测比使用光学检查所能检测到的缺陷更小的缺陷的能力。例如，e束检查可以对低至约3纳米(nm)的缺陷提供检测，而光学检查可能开始难以找到小于30nm的缺陷。e束检查还可用于检测诸如接触处的电短路或开口或互连空隙的电压-对比型(voltage-contrast type)缺陷。e束检查的益处很明显，但仍然存在挑战。例如，至少一些现有的e束检查方法具有低检测灵敏度、低生产量和/或长分析周期时间。因此，还没有证明现有技术在所有方面都完全令人满意。
发明内容
根据本发明的一些实施例，提供给了一种制造半导体器件的方法，包括：在多个功能单元中识别至少一个间隙；在所述至少一个间隙内插入预设计的填料单元，其中，所述预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计；对半导体衬底上的层进行图案化，从而将所述布局设计的图案转印到所述半导体衬底上的所述层；以及使用电子束(e束)检查工艺来检查图案化的所述层。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：识别设置在多个功能单元之间的间隙中的标准填料单元；去除所述标准填料单元并将重新设计的填料单元插入所述多个功能单元之间的所述间隙中，其中，所述重新设计的填料单元包括与特定故障模式相关联的布局图案；图案化衬底层，从而将所述布局图案转印到所述衬底层；以及插入图案化的所述层。
根据本发明的又一些实施例，还提供了一种集成电路，包括：多个功能单元，包括至少一个间隙，所述至少一个间隙设置为与所述多个功能单元中的至少一个功能单元相邻；以及预设计的填料单元，设置在所述至少一个间隙内，其中，所述预设计的填料单元包括与特定故障模式相关联的布局设计，其中，所述特定故障模式包括所述至少一个功能单元的潜在故障模式，并且其中，所述布局设计包括重复的图案阵列。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是集成电路(IC)制造系统和相关的IC制造流程的实施例的简化框图；
图2是根据本发明的各个方面的图1所示的设计室的更详细的框图。
图3示出根据本发明的各个方面的广义的设计流程的方法300的高级流程图；
图4A/4B示出根据各个实施例的用于将重新设计的填料单元插入IC布局中的方法400和450的流程图；
图5A/5B示出根据一些实施例的IC布局的部分，示出将重新设计的填料单元插入到IC布局中；以及
图6至图10示出根据一些实施例的可以在重新设计的填料单元中使用的示例性布局设计。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
还应注意，本文描述的实施例可以用于任何类型的集成电路或其部分的设计和/或制造，其可以包括多个不同器件和/或组件的任何一个，诸如静态随机存取存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器和电感器的无源部件、以及诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物-半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、FinFET器件、全环栅(GAA)器件、欧米茄-栅极(Ω-栅极)器件或者Pi栅极(π栅极)器件的有源器件，以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI(PD-SOI)器件、完全耗尽的SOI(FD SOI)器件、其他存储器单元、或本领域已知的其他器件。普通技术人员可以意识到，包括半导体器件和/或电路的设计和制造的半导体器件和/或电路的其他实施例可能受益于本发明的各个方面。
本发明通常涉及通过在电路布局中使用重新设计的填料单元来增强e束检查方法的方法。因此，额外的实施例可以包括集成电路，该集成电路包括重新设计的填料单元。特别地，本发明的实施例提供了重新设计的填料单元作为标准填料单元的替代物，其中重新设计的填料单元包括基于现有和/或潜在的工艺故障模式的系统实验设计(DOE)。在半导体设计中，标准单元方法是一种设计具有大多数数字-逻辑部件的专用集成电路(ASIC)的方法。标准单元方法是设计抽象的一个实例，通过将低级超大规模集成(VLSI)布局封装成抽象逻辑表示(例如，诸如NAND栅极)。基于单元的方法(标准单元所属的一般类)使一位设计人员有可能专注于数字设计的高级(逻辑功能)方面，而另一位设计人员则专注于实施(物理)方面。随着半导体制造的进步，标准单元方法已经帮助设计师将ASIC从比较简单的单一功能IC(几千个栅极的)扩展到复杂的数百万的栅极芯片上系统(SoC)器件。
举例来说，标准单元(例如，其可以称为功能单元和/或功能逻辑单元)是提供布尔逻辑功能(例如，AND、OR、XOR、XNOR、反相器)或存储功能(触发器或锁存器)的一组晶体管和互连结构。最简单的单元是元素NAND、NOR和XOR布尔函数的直接表示，但是通常使用复杂度更高的单元(例如，诸如2位全加器或复用D输入触发器)。
在集成电路的标准单元布局中，可能在标准单元之间产生间隙，因为不可能具有100％的布局利用率并且还可能由于路由拥挤。这种间隙可以由于诸如N阱连续性等多种原因而被填充，以改进整个晶圆上的部件均匀性，以确保电源和接地信号连接至其他功能单元，从而减少与半导体产量有关的问题，以及减少由于各种其他原因而产生的问题。在各种情况下，可以使用标准填料单元填充上述间隙，其可以包括非功能填料单元。如本文更详细描述的，例如，本发明的实施例涉及通过在电路布局中使用重新设计的填料单元来增强e束检查方法的方法以增加在线工艺问题识别能力。
虽然使用光学检查技术的晶圆检查主要使用多年，但e束检查已经引起了相当大的兴趣，特别是其能够检测比使用光学检查所能检测到的缺陷更小的缺陷的能力。例如，e束检查可以对低至约3纳米(nm)的缺陷提供检测，而光学检查可能开始难以找到小于30nm的缺陷。e束检查还可用于检测诸如接触处的电短路或开口或互连空隙的电压-对比型缺陷。尽管e束检查具有益处，但仍然存在挑战。例如，至少一些现有的e束检查方法具有低检查灵敏度(例如，由于全局配方调整)、低生产量(例如，由于在健康单元上花费的额外扫描/检查时间)和/或长分析周期时间(由于不重复的检查模式)。本发明的一些实施例提供了优于现有技术的优势，但是应当理解，其他实施例可以提供不同的优势，不是所有的优势都必须在本文中论述，并且没有特定的优势是所有的实施例都需要的。例如，至少一些实施例提供重新设计的填料单元作为标准填料单元的替代物，其中重新设计的填料单元包括基于现有的和/或潜在的工艺故障模式的系统实验设计(DOE)。在一些实例中，可以在设计流程的自动放置和路由(APR)阶段由重新设计的填料单元替代标准填料单元。在各个实施例中，设计流程的APR阶段包括一个过程，其在电路布局中通过基于从网表推断的连接放置单元并自动路由该单元以物理地实现栅极层级网表(例如，从综合工具获得)。通过使用重新设计的填料单元，诸如在SRAM芯片的情况下，本发明的实施例可以将不规则的逻辑图案转换成重复阵列(例如，概念上重复的阵列)，诸如在SRAM芯片的情况下，从而提供许多益处。例如，至少一些优势包括在芯片利用方面没有额外的成本、改进的e束检查灵敏度(例如，由于重复的阵列/图案)、增加的生产量(例如，由于没有额外的检查时间用于健康单元)、和较短的分析周期时间(例如，由于单元与单元对比，其可以更快地提供良好/不良单元测定)。因此，本发明的实施例提供了增强的e束检查方法。应当理解，所公开的优势仅仅是示例性的，并且对于受益于本发明的本领域技术人员来说，额外的优势是显而易见的。
现在参考图1，其中示出受益于本发明的各个方面的集成电路(IC)制造系统100的实施例和与其相关的IC制造流程的简化框图。IC制造系统100包括在设计、开发和制造周期中彼此相互作用的诸如设计室120、掩模室130和IC制造商150(即，厂)的多个实体，和/或与制造集成电路(IC)器件160有关的服务。多个实体由通信网络连接，该通信网络可以是单个网络或诸如内联网和因特网的各种不同的网络，并且可以包括有线通信沟道和/或无线通信沟道。每个实体可以与其他实体相互作用，并且可以向其他实体提供服务和/或从其他实体接收服务。设计室120、掩模室130和IC制造商150中的一个或多个可以具有公共所有者，并且甚至可以共同存在于公共设备中并且使用公共资源。
在各个实施例中，可以包括一个或多个设计团队的设计室120生成IC设计布局122。IC设计布局122可以包括为制造IC器件160而设计的各种几何图案。举例来说，几何图案可以对应于构成要制造的IC器件160的各个组件的金属、氧化物或半导体层的图案。各个层组合形成IC器件160的各个部件。例如，IC设计布局122的各个部分可以包括要形成在半导体衬底(例如，诸如硅晶圆)内的诸如有源区、栅电极、源极和漏极区、金属互连件的金属线或通孔，用于接合焊盘的开口的部件，以及本领域已知的其他部件以及设置在半导体衬底上的各个材料层。额外地，根据本发明的实施例，IC设计布局122可以包括重新设计的填料单元。在各个实例中，设计室120执行设计程序以形成IC设计布局122。设计过程可以包括逻辑设计、物理设计和/或放置和路由。以下将更详细地描述设计室120设计程序和IC设计布局122(包括重新设计的填料单元)的额外的细节。IC设计布局122可以呈现在一个或多个数据文件中，该数据文件具有与要用于制造IC器件160的几何图案相关的信息。在一些实例中，IC设计布局122可以以GDSII文件格式或DFII文件格式表示。
在一些实施例中，设计室120可以例如经由上述网络连接将IC设计布局122传输至掩模室130。然后，掩模室130可以使用IC设计布局122来制造包括重新设计的填料单元的一个或多个掩模，以用于根据IC设计布局122来制造IC器件160的各个层。在各个实例中，掩模室130实施掩模数据准备132和实施掩模制造144，在掩模数据准备132处，IC设计布局122转换为可由掩模写入器物理写入的形式，在掩模制造144处，可以修改由掩模数据准备132准备的设计布局以符合特定的掩模写入器和/或掩模制造商，并且然后制造掩模。在图1的实例中，掩模数据准备132和掩模制造144示出为分离的元件；然而，在一些实施例中，掩模数据准备132和掩模制造144可以统称为掩模数据准备。
在一些实例中，掩模数据准备132包括应用一个或多个分辨率增强技术(RET)，以补偿诸如可能由衍射、干涉或其他工艺效应引起的潜在的光刻误差。在一些实例中，可以使用光学邻近校正(OPC)以根据周围的几何形状的密度来调整线宽，将“狗骨”端帽添加到线的末端以防止线端缩短，校正电子束(e束)邻近效应，或用于本领域已知的其它目的。例如，OPC技术可以根据光学模型或规则向IC设计布局122添加亚分辨率辅助部件(SRAF)(例如可以包括添加散射棒、衬线和/或锤头)，从而使得在光刻工艺之后，晶圆上的最终图案被改进为具有增强的分辨率和精密度。掩模数据准备132还可以包括诸如离轴照明(OAI)、相移掩模(PSM)、其他合适的技术或它们的组合的进一步的RET。
在掩模数据准备132之后且在掩模制造144期间，可以基于包括重新设计的填料单元的IC设计布局122来制造掩模或掩模组。例如，基于包括重新设计的填料单元的IC设计布局122，使用电子束(e束)或多个e束的机制来在掩模(光掩模或中间掩模)上形成图案。可以在各种技术中形成掩模。在实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光涂覆在晶圆上的辐射敏感材料层(例如，光刻胶)的诸如紫外(UV)光束的辐射束被不透明区域阻挡并传输穿过透明区域。在一个实施例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在不透明区中的不透明材料(例如，铬)。在一些实例中，使用相移技术形成掩模。在相移掩模(PSM)中，位于形成在掩模上的图案中的各种部件配置为具有预配置的相位差，以增强图像分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。
在一些实施例中，诸如半导体代工厂的IC制造商150使用由掩模室130制造的掩模(或多个掩模)将一个或多个掩模图案(包括重新设计的填料单元图案)转印到产品晶圆152上，并且因此在产品晶圆152上制造IC器件160。IC制造商150可以包括IC制造设备，其可以包括用于制造各种不同的IC产品的无数制造设备。例如，IC制造商150可以包括用于多个IC产品的前段制造(即，前段制程(FEOL)制造)的第一制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(即，后段制程(BEOL)制造))，以及第三个制造设备可为代工业务(例如，研究与开发)提供其他服务。在各个实施例中，其内和/或其上制造有IC器件160的半导体晶圆(即，产品晶圆152)可以包括硅衬底或其上形成有材料层的其他衬底。其他衬底材料可以包括：诸如金刚石或锗的另一合适的元素半导体；诸如碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合适的合金半导体。在一些实施例中，半导体晶圆还可以包括各种掺杂区、介电部件和多层互连件(在后续的制造步骤中形成)。
此外，掩模(或多个掩模)可以用于各种工艺。例如，该掩模(或多个掩模)可以用于图案化各个层，用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其他合适的工艺中。因此，在制造工艺期间，可以将重新设计的填料单元图案转印至产品晶圆152的多个层(例如，金属、绝缘体等)中的任何层上。此外，可以使用IC制造商150的晶圆检查154设备(例如，诸如e束检查设备)以在各个处理阶段期间检查产品晶圆152，例如以检测缺陷(例如，诸如随机或系统缺陷)。举例来说，如果晶圆检查154发现存在于产品晶圆152上的缺陷，则可以去除缺陷(例如，通过缺陷去除工具)，可以再处理产品晶圆152，或者可以实施其他适当的处理。根据本发明的实施例，使用重新设计的填料单元提供了改进的e束检查灵敏度、增加的生产量和较短的分析周期时间。因此，本发明的实施例提供增强的e束检查方法，从而改进晶圆检查154设备的能力。
现在参考图2，其中根据本发明的各个方面提供了图1所示的设计室120的更详细的框图。在图2的实例中，设计室120包括IC设计系统180，可操作IC设计系统180以实施所描述的与图1的设计室120相关联并与如下所述的图3/4A/4B的方法300、400和450相关联的功能。IC设计系统180是诸如计算机、服务器、工作站或其他合适的器件的信息处理系统。系统180包括通信地连接至系统存储器184、大容量存储设备186和通信模块188的处理器182。系统存储器184提供非暂时性计算机可读存储的处理器182，以促进处理器执行计算机指令。系统存储器的实例可以包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、固态存储器件的随机存取存储(RAM)器件，和/或本领域已知的各种其他存储器件。计算机程序、指令和数据存储在大容量存储器件186内。大容量存储器件的实例可以包括本领域已知的硬盘、光盘、磁光盘、固态存储器件和/或各种其他大容量存储器件。可操作通信模块188以将诸如IC设计布局文件的信息与IC制造系统100中的其他组件(诸如，掩模室130)进行通信。通信模块的实例可以包括以太网卡、802.11WiFi器件、蜂窝数据无线电，和/或本领域已知的其他合适的器件。
在操作中，IC设计系统180配置为提供包括重新设计的填料单元的IC设计布局122。在这种实施例中，IC设计系统180提供至掩模室130的IC设计布局122，IC设计布局122可以是GDSII文件194的形式，并且其包括重新设计的填料单元。因此，掩模室130可以使用所提供的IC设计布局来制造包括重新设计的填料单元的一个或多个掩模。在可选实施例中，IC设计布局122可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的可选文件格式在IC制造系统100中的组件之间传输。此外，在可选实施例中，IC设计系统180、IC设计室120和掩模室130可以包括额外的和/或不同的组件。
现在参考图3，其中示出根据各个实施例的方法300的流程图，该方法可以由设计室120实现以提供包括重新设计的填料单元的IC设计布局122。举例来说，方法300包括广义的物理设计流程和/或ASIC设计流程。该方法300开始于框302，其中例如通过硬件描述语言(例如，VHDL、Verilog和/或SystemVerilog)的方式输入设计。使用硬件描述语言输入的设计可以称为寄存器传送级(RTL)设计。在一些情况下，可以在RTL设计之后实施功能/逻辑验证。然后，方法300进行至框304，在框304中实施合成(synthesis)以生成网表(例如，栅极水平网表)。在一些实例中，合成工具将RTL硬件描述和标准单元库作为输入，并生成栅极水平网表作为输出。该方法进行至框306，其中实施分割，例如以分离各种功能块。此后，该方法进行至框308，在框308中实施布图规划。举例来说，布图规划是识别应该靠近在一起放置的结构的工艺，并以这种方式为它们分配空间以满足有时可用空间目标冲突、所需的性能，并且期望具有彼此靠近的各个结构。仅为了说明的目的，方法300示出可以在布图规划步骤(框308)之后立即实施插入重新设计的填料单元(框320)。为了确保，并且如下所述，可以在方法300的任何步骤之前、之后或期间实施插入重新设计的填料单元(框320)。因此，使用虚线示出方法300的框320。然后，方法300可以进行至实施放置的框310。放置可用于将位置分配给芯片上的各个电路组件。在各个实例中，放置旨在优化总线长度、时序、拥挤、功率以及实现其他目的。然后，该方法可以进行至实施路由的框312。路由用于在满足IC设计规则的同时在先前放置的组件之间增加布线(例如，电连接)。可在方法300之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可替换、消除或转移描述的一些操作。例如，方法300还可以包括时钟树合成、物理验证、时序分析、GDSII生成或其他合适的步骤。还应注意，方法300是示例性的，并且除了权利要求中明确列举的内容之外，不旨在限制本发明。
如前所述，可以在IC设计布局(例如，IC设计布局122)的标准单元之间产生间隙，因为不可能具有100％的布局利用率并且还可能由于路由拥挤。在至少一些现有的方法中，未使用的或标准的填料单元可用于填充这些间隙。在本发明的实施例中，这种标准填料单元可以由例如预设计的单元(例如，上述重新设计的填料单元)替代，以增加在线e束检查灵敏度。在各个实施例中，重新设计的填料单元包括例如用于给定的材料层，用于IC布局的给定部分、用于给定的器件或器件组等的基于现有的和/或潜在的工艺故障模式的系统实验设计(DOE)。如上所述，并且在一些情况下，在方法300的布图规划步骤(框308)之后和放置步骤(框310)之前，用重新设计的单元替代标准填料单元。可选地，在一些实例中，作为放置步骤的部分，可以由重新设计的单元替代标准填料单元(框310)。在一些实施例中，标准填料单元可以不放置，然后由重新设计的单元替代，而是当通常已经放置标准填料单元时，可以在设计(例如，方法300)中的某个点处直接放置重新设计的单元。通常，如前所述，可以在方法300的任何步骤之前、之后或期间放置重新设计的填料单元。在一些实例中，可以重新设计包括标准填料单元的布局设计，从而使得标准填料单元被去除并被重新设计的单元替代。不管何时将重新设计的填料单元插入到IC布局设计中，本发明提供了用于这种插入的一种或多种方法，如下文更详细描述的。
特别地，并参考图4A和4B，其中分别示出根据各个实施例用于插入重新设计的填料单元的示例性方法400和450。举例来说，方法400提供了一种用于在物理设计流程(例如，方法300)的特定阶段处插入重新设计的填料单元的方法，而方法450提供了一种用于在物理设计流程的另一阶段处插入重新设计的填料单元的可选方法。可以在方法400和450之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换、消除或重排所描述的一些操作。还应注意，方法400和450是示例性的，并且除了权利要求中明确列举的内容之外，不旨在限制本发明。下面参考图5A、图5B和图6-图10描述方法400和450的各个方面。
从图4A所示的方法400开始，方法400在框402处开始，其中在多个功能单元中识别出至少一个间隙。参考图5A的实例，并且在框402的实施例中，IC布局522的部分示出为包括标记为“STD CELL”的多个标准单元，以及设置在标准单元之中和/或之间的标记为“GAP”的间隙。如前所述，可以称为功能单元和/或功能逻辑单元的标准单元可以包括可以提供任何多种简单至复杂的电路功能中的一组晶体管和互连结构。换言之，标准单元可以称为IC布局522的电路的部分。可能会发生诸如图5A所示的间隙的间隙，因为不可能具有100％的布局利用率并且还可能由于路由拥挤。图5A还示出伪单元，其中在至少一些实施例中，伪单元和相邻标准单元之间的间隔大于或等于约0.2微米。
方法400进行至框404，利用在框402处标识出的间隙放置预设计的填料单元(例如，上述重新设计的填料单元)。此外，重新设计的填料单元包括涉及特定故障模式的布局设计。如先前讨论的，由于诸如N阱连续性等多种原因期望填充识别的间隙以改进整个晶圆上的部件均匀性，以确保功率和接地信号连接至其他功能单元，从而减少与半导体产量相关的问题，以及减少由于各种其他原因而产生的问题。在至少一些传统方法中，可以使用包括非功能填料单元的标准填料单元填充这种间隙。然而，根据本发明的实施例，在框404处放置重新设计的填料单元而不是标准填料单元。可以肯定地，在一些实施例中，可以在IC布局的一个或多个间隙内放置一个或多个重新设计的填料单元和一个或多个标准填料单元的组合。参考图5B的实例，并且在框404的实施例中，在设置在标准单元之中和/或之间的标记为“GAP”的间隙内放置重新设计的填料单元524和标准填料单元526。如下面更详细地讨论的，重新设计的填料单元524可以具有对应于现有的和/或潜在的故障模式的布局。此外，重新设计的填料单元524可以具有对应于一个或多个标准单元内的现有和/或潜在故障模式的布局，该标准单元与重新设计的填料单元524相邻。换言之，可以首先识别至少一个相邻标准单元中的故障模式，然后可以选择适当的重新设计的填料单元，其中所选择的重新设计的填料单元具有对应于相邻标准单元中的识别的故障模式的布局。虽然重新设计的填料单元524示出为在尺寸上比标准填料单元526大，但是所示的尺寸并不意味着以任何方式进行限制。在一些实例中，重新设计的填料单元524大于标准填料单元526。在一些情况下，不使用标准填料单元526。因此，在一些实例中，可以用多个重新设计的填料单元完全填充间隙，该填料单元可以是相同或不同的重新设计的填料单元，例如目标在于识别相同或不同的故障模式。
现在参考图6-图10，关于重新设计的填料单元(例如，诸如重新设计的填料单元524)提供了额外的细节。特别地，图6-图10提供了根据本发明的实施例可以使用的各种布局设计的实例，以在后续e束检查工艺中识别一种或多种故障模式。应当理解，所讨论的故障模式以及设计用于对应的重新设计的填料单元的相关联的布局仅仅是示例性的。受益于本发明的本领域技术人员将认识到其他故障模式以及其他合适的布局设计可用于重新设计的填料单元。
通常，并且在各个实施例中，本文所述的重新设计的填料单元可以包括根据故障模式的特定类型，按照需要定制的设计。特别地，各种不同类型的故障模式在特定层(例如，金属层、通孔层、ILD层等)和/或特定电路区域内可能更为常见，因此可以根据需要并且根据一种或多种故障模式设计预设计的填料单元，该故障模式需要更仔细地检查(例如，在一些情况下，在给定的层和/或电路区域内)。举例来说，一些故障模式可以包括线(例如，其可以是金属线)、过蚀刻/蚀刻不足、线间距、线挤出、线图案和/或尺寸、或诸如通孔间距、图案/尺寸、过蚀刻/蚀刻不足、阈值电压故障(例如，层缺陷可能导致阈值电压超出规范值)的其他故障模式，以及其他器件和/或电路故障模式。在一些情况下，并且根据所关心的故障模式的类型，预设计的填料单元可以包括具有布局图案的定制布局设计，以提供最佳e束检查灵敏度(例如，用于与定制布局设计相关联的特定类型的故障模式)。在各个实施例中，预设计的填料单元可以包括功能性或非功能性单元。
现在参考图6，其中示出对应于诸如“MD-MG”故障模式的第一故障模式的重新设计的填料单元布局600。举例来说，“MD”可以指从金属层至源极/漏极区的连接，因此它可以类似于接触件金属。“MG”可以指金属栅极。可以肯定，用于“MG”的材料可以包括金属层和/或多晶硅层。因此，“MD-MG”故障模式可以是优化的用于检测“MD-MG”电短路(例如，源极/漏极金属和金属栅极之间的电短路)的布局设计。特别参考图6，其中识别的是具有标识为“1”的长度的“MD”部件602、多晶硅部件604(例如，多晶硅栅极)、多晶硅接触件606、具有标识为“2”的长度的多晶硅上金属“MP”部件608，标识为“3”的p型器件区“P”和n型器件区“N”、切割多晶硅“CPO”部件610，具有标识为“5”的有源区间隔的有源区612。再次注意到，图6所示的部件、层和尺寸仅仅是示例性的，并且可以使用例如，根据特定技术或工艺的其他部件、层和/或尺寸以识别指定的故障模式(例如，“MD-MG”故障模式)。还应注意的是，图7-图10中所示的类似的部件/层可能具有类似的元件编号，以方便参考。
参考图7，其中示出对应于诸如“MG挤出(MG Extrusion)”故障模式的第二故障模式的重新设计的填料单元布局700。具体参考图7，其中识别的是标识为“1”的多晶硅部件“PO”，标识为“2”的有源区间隔，标识为“3”的N+p阱区和标识为“4”的P+n阱区。图7所示的部件、层和尺寸仅仅是示例性的，并且可以使用例如，根据特定技术或工艺的其他部件、层和/或尺寸，以识别指定的故障模式(例如，“MG挤出”故障模式)。
参考图8，其中示出的是对应于第三故障模式(诸如用于识别接触件蚀刻不足故障的“MD蚀刻不足”故障模式)的重新设计的填料单元布局800。具体参考图8，其中识别的是具有标识为“1”的长度的“MD”部件602、多晶硅部件604、有源区612、MD接触件802以及包括不具有MD“w/o MD”的区域的其他MD部件。图8所示的部件、层和尺寸仅仅是示例性的，并且可以使用例如，根据特定技术或工艺的其他部件、层和/或尺寸，以识别指定的故障模式(例如，“MD蚀刻不足”故障模式)。
参考图9，其中示出对应于诸如“CPO”故障模式的第四故障模式的重新设计的填料单元布局900。因此，布局900可以用作切割多晶硅故障监视器。具体参考图9，其中识别的是具有标识为“1”的长度的切割多晶硅(CPO)部件610，以及多晶硅部件604“PO”，以及其他部件/层。图9所示的部件、层和尺寸仅仅是示例性的，并且可以使用例如，根据特定技术或工艺的其他部件、层和/或尺寸，以识别指定的故障模式(例如，“CPO”故障模式)。
参考图10，其中示出对应于第五故障模式(诸如切割MD“CMD”故障模式)的重新设计的填料单元布局1000。因此，布局1000可以用作切割MD故障监视器。具体参考图10，其中识别的是标识为“CMD”部件1002、具有标识为“1”的长度的“CMD”部件1004以及其他CMD图案/部件。图10所示的部件、层和尺寸仅仅是示例性的，并且可以使用例如，根据特定技术或工艺的其他部件、层和/或尺寸，以识别指定的故障模式(例如，“CMD”故障模式)。
还应注意，每个重新设计的填料单元布局600、700、800、900和1000提供重复的阵列(例如，重复的图案阵列)，从而在使用e束检查任何使用任何布局600、700、800、900和/或1000图案化的层期间，减少单元与单元比较的分析周期时间，并且从而改进后续的e束检查工艺。换言之，使用e束检查和重新设计的填料单元布局600、700、800、900和/或1000可以在图案化层内更快速地检测布局600、700、800、900、1000所设计的故障模式。如前所述，所讨论的故障模式以及用于对应的重新设计的填料单元的相关联的布局(例如，布局600、700、800、900、1000)仅仅是示例性的。在一些实施例中，例如，一旦已知和/或确定有关特定处理问题/故障模式的信息，则可以提供定制设计的重新设计的填料单元布局。此外，具有与特定故障模式相关联的布局的重新设计的填料单元(在框404处)的放置可以以这样的方式进行，该方式是所选择的重新设计的填料单元布局对应于存在于标准单元(例如，STD CELL)中的现有的和/或潜在的故障模式，该标准单元与放置在间隙中的重新设计的填料单元(例如，重新设计的填料单元524)相邻。
方法400进行至框406，其中基于重新设计的填料单元，根据涉及特定故障模式的布局设计对半导体衬底上的层进行图案化。如上所述，可以制造包括重新设计的填料单元布局(例如，重新设计的填料单元524)的一个或多个掩模。此后，诸如半导体代工厂的IC制造商150可以使用掩模(例如，由掩模室130制造)将包括重新设计的填料单元图案的一个或多个掩模图案(例如，使用光刻和蚀刻工艺)转印到半导体晶圆(例如，产品晶圆152)上。通常，在制造工艺期间，可以将重新设计的填料单元布局图案转印到产品晶圆152的多个层(例如，金属、绝缘体等)中的任何层上。
方法400进行到框408，其中使用e束检查工艺检查图案化层(框406)。特别地，在利用重新设计的填料单元布局图案化半导体晶圆的特定层之后，可以检查晶圆(例如，通过包括e束检查设备的晶圆检查154设备)。作为实例，如果晶圆检查154发现存在于产品晶圆152上的缺陷，则可以去除缺陷(例如，通过缺陷去除工具)，可以再处理产品晶圆152，或者可以实施其他适当的处理。根据本发明的实施例，使用重新设计的填料单元提供了改进的e束检查灵敏度、增加的生产量和较短的分析周期时间，至少部分是由于在重新设计的填料单元中提供的重复的阵列。因此，本发明的实施例提供了增强的e束检查方法。
参考图4B，方法450大致类似于图4A的方法400。因此，为了清楚的讨论，这里重点介绍方法400和450之间的差异。特别地，在方法450中，一个或多个标准填料单元可能已经用于填充功能单元(例如，标准单元)之间/之中的间隙，并且方法450提供用于去除这种标准填料单元和用一个或多个重新设计的填料单元替代它们。因此，举例来说，方法450开始于框452，其中识别(例如，通过IC设计系统180)设置在位于功能单元之间的间隙中的标准填料单元。方法450进行至框454，其中识别的标准填料单元被去除并且用重新设计的填料单元(例如，由IC设计系统180)替代。重新设计的填料单元包括涉及特定故障模式的布局设计，如上所述。此后，方法450进行至框456，其中基于重新设计的填料单元，根据涉及特定故障模式的布局设计对半导体衬底上的层进行图案化，如上所述。然后方法450进行至框458，其中使用e束检查工艺检查图案化层(框456)，如上所述。
此外，可以在任何合适的计算系统(诸如与图2相关联地描述的IC设计系统180)上实现包括方法300、400和450的本文公开的各个实施例。在一些实施例中，在单个计算机、局域网、客户-服务器网络、广域网、互联网、手持式和其他便携式及无线设备和网络上执行方法300、400、500。这种系统架构可以采取完全硬件实施例，完全软件实施例或包括硬件和软件元件的实施例的形式。举例来说，硬件通常至少包括具有处理器功能的平台，诸如客户机(也被称为个人计算机或服务器)，和手持式处理器件(诸如，智能手机、个人数字助理(PDA)，或个人计算器件(PCD))。此外，硬件可以包括能够储存机器可读指令的诸如存储器或其他数据储存器件的任何物理器件。其他形式的硬件包括硬件子系统，例如，包括传输器件，诸如调制解调器、调制解调器卡、端口和端口卡。在各个实例中，软件通常包括储存在任何存储器介质(诸如RAM或ROM)中的任何机器代码和储存在其他器件(例如，诸如软盘、闪速存储器或CD-ROM)上的机器代码。在一些实施例中，软件可以包括例如源代码或目标代码。另外，软件包括可以在客户机或服务器中执行的任何指令组。
此外，本发明的实施例可采取计算机程序产品的形式，计算机程序产品可从提供程序代码的有形计算机可使用介质或计算机可读介质获取，从而用于通过或结合计算机或任何指令执行系统来使用。为了本说明的目的，有形计算机可使用介质或计算机可读介质可以是任何装置，该装置可含有、存储、通信、传播、或传输程序，从而用于通过或结合指令执行系统、装置或器件来使用。介质可以是电子、磁性、光学、电磁、红外、半导体系统(或装置或器件)或传播介质。
在一些实施例中，可以提供所定义的称为数据结构的数据组织以实现本发明的一个或多个实施例。例如，数据结构可以提供数据的组织或可执行代码的组织。在一些实例中，数据信号可以通过一个或多个传输介质运载并且存储和传输各种数据结构，并且因此可以用于传输本发明的实施例。
本发明的实施例提供了优于现有技术的优势，但是应当理解，其他实施例可以提供不同的优势，不是所有的优势都必须在本文中论述，并且没有特定的优势是所有的实施例都需要的。通过采用重新设计的填料单元增强e束检查方法的所公开方法，有效地克服了当前采用的至少一些方法的各种缺点。例如，本发明的实施例提供了重新设计的填料单元作为标准填料单元的替代物，其中重新设计的填料单元包括基于现有的和/或潜在的工艺故障模式(例如，相邻的功能/标准单元的)的系统实验设计(DOE)。通过采用重新设计的填料单元，本发明的实施例可以将不规则的逻辑图案转换成重复阵列，从而提供许多益处。例如，至少一些优势包括在芯片利用方面没有额外的成本，改进的e束检查灵敏度(例如，由于重复的阵列/图案)，增加的生产量(例如，由于没有额外的检查时间用于健康单元)，和较短的分析周期时间(例如，由于可以更快地提供良好/不良单元测定的单元与单元对比)。因此，本发明的实施例提供了增强的e束检查方法。本领域技术人员将容易理解，本文所述的方法可以应用于各种其他半导体布局、半导体器件和半导体工艺，以在不脱离本发明的范围的情况下有利地实现与本文所描述的那些相似的益处。
因此，本发明的实施例之一描述了一种用于制造半导体器件的方法，包括识别多个功能单元中的至少一个间隙。在一些实施例中，将预设计的填料单元插入至少一个间隙内。举例来说，预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计。在各个实施例中，对半导体衬底上的层进行图案化，从而将布局设计的图案转印到半导体衬底上的层。此后，使用电子束(e束)检查工艺来检查图案化的层。
在另一实施例中，讨论了一种用于制造半导体器件的方法，该方法包括识别设置在位于多个功能单元之间的间隙中的标准填料单元。在一些实施例中，去除标准填料单元并且将重新设计的填料单元插入到多个功能单元之间的间隙内。在各个实例中，重新设计的填料单元包括与特定故障模式相关联的布局模式。在一些实施例中，图案化衬底层，从而使得将布局图案转印到衬底层，并且对图案化的层进行检查。
还在其他实施例中，所讨论的是一种多个功能单元的集成电路(IC)，该多个功能单元具有与多个功能单元中的至少一个功能单元相邻设置的至少一个间隙和设置在该至少一个间隙内的预设计的填料单元。举例来说，预设计的填料单元包括与特定故障模式相关联的布局设计。此外，特定故障模式可以包括至少一个功能单元的潜在的故障模式。在一些实施例中，布局设计包括重复的图案阵列。
根据本发明的一些实施例，提供给了一种制造半导体器件的方法，包括：在多个功能单元中识别至少一个间隙；在所述至少一个间隙内插入预设计的填料单元，其中，所述预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计；对半导体衬底上的层进行图案化，从而将所述布局设计的图案转印到所述半导体衬底上的所述层；以及使用电子束(e束)检查工艺来检查图案化的所述层。
在上述方法中，还包括：在所述至少一个间隙内插入至少一个标准填料单元和所述预设计的填料单元。
在上述方法中，还包括：在所述多个功能单元的至少一个功能单元中识别现有故障模式和潜在故障模式中的至少一个；以及插入所述预设计的填料单元，其中，所述预设计的填料单元的布局设计的图案与所述现有故障模式和所述潜在故障模式中的至少一个相关联。
在上述方法中，所述至少一个功能单元与放置在所述至少一个间隙内的所述预设计的填料单元相邻。
在上述方法中，还包括：基于所识别的所述现有故障模式和所述潜在故障模式中的至少一个，在插入所述预设计的填料单元之前选择所述预设计的填料单元。
在上述方法中，还包括：作为物理设计流程的部分，在布图规划步骤之后，插入所述预设计的填料单元，并作为放置步骤的部分。
在上述方法中，还包括：在插入所述预设计的填料单元之前，在所述至少一个间隙内识别标准填料单元；从所述至少一个间隙去除所述标准填料单元；以及插入所述预设计的填料单元。
在上述方法中，所述预设计的填料单元的布局设计的图案包括重复的图案阵列。
在上述方法中，还包括：使用所述e束检查工艺，检查所述至少一个标准填料单元和所述预设计的填料单元两者，其中，用于检查所述预设计的填料单元的第一分析周期时间小于用于检查所述标准填料单元的第二分析周期时间。
在上述方法中，还包括：图案化所述层，其中，图案化所述层包括：制造包括所述预设计的填料单元的布局设计的图案的掩模；通过光刻工艺，将所述布局设计的图案从所述掩模转印到所述半导体衬底上的所述层。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：识别设置在多个功能单元之间的间隙中的标准填料单元；去除所述标准填料单元并将重新设计的填料单元插入所述多个功能单元之间的所述间隙中，其中，所述重新设计的填料单元包括与特定故障模式相关联的布局图案；图案化衬底层，从而将所述布局图案转印到所述衬底层；以及插入图案化的所述层。
在上述方法中，所述标准填料单元包括不规则图案，并且其中，所述重新设计的填料单元包括重复阵列。
在上述方法中，还包括：在所述多个功能单元的至少一个功能单元中识别现有故障模式和潜在故障模式中的至少一个；选择具有与所述现有故障模式和所述潜在故障模式中的至少一个相关联的所述布局图案的所述重新设计的填料单元；以及在去除所述标准填料单元后，插入所选择的所述重新设计的填料单元。
在上述方法中，所述至少一个功能单元与所选择的所述重新设计的填料单元相邻。
在上述方法中，作为物理设计流程的布图规划步骤和放置步骤中的至少一个的部分来实施去除所述标准填料单元和插入所述重新设计的填料单元。
在上述方法中，还包括：图案化所述衬底层，其中，图案化所述衬底层包括：制造包括所述重新设计的填料单元的布局图案的掩模；通过光刻工艺将所述布局图案从所述掩模转印到所述衬底层。
在上述方法中，检查图案化的所述层包括使用电子束(e束)检查工艺检查图案化的所述层。
根据本发明的又一些实施例，还提供了一种集成电路，包括：多个功能单元，包括至少一个间隙，所述至少一个间隙设置为与所述多个功能单元中的至少一个功能单元相邻；以及预设计的填料单元，设置在所述至少一个间隙内，其中，所述预设计的填料单元包括与特定故障模式相关联的布局设计，其中，所述特定故障模式包括所述至少一个功能单元的潜在故障模式，并且其中，所述布局设计包括重复的图案阵列。
在上述集成电路中，还包括：多个间隙，设置在所述多个功能单元中间；以及多个预设计的填料单元，其中，所述多个预设计的填料单元中的至少一个预设计的填料单元设置在所述多个间隙的每个间隙中，并且与特定功能单元相邻，并且其中，所述至少一个预设计的填料单元包括与相邻的所述特定功能单元的潜在故障模式相关联的所述布局设计。
在上述集成电路中，所述多个功能单元限定静态随机存取存储器(SRAM)的至少部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
在多个功能单元中识别至少一个间隙；
在所述至少一个间隙内插入预设计的填料单元，其中，所述预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计；
对半导体衬底上的层进行图案化，从而将所述布局设计的图案转印到所述半导体衬底上的所述层；以及
使用电子束检查工艺来检查图案化的所述层。
2.根据权利要求1所述的制造半导体器件的方法，还包括：
在所述至少一个间隙内插入至少一个标准填料单元和所述预设计的填料单元。
3.根据权利要求1所述的制造半导体器件的方法，还包括：
在所述多个功能单元的至少一个功能单元中识别现有故障模式和潜在故障模式中的至少一个；以及
插入所述预设计的填料单元，其中，所述预设计的填料单元的布局设计的图案与所述现有故障模式和所述潜在故障模式中的至少一个相关联。
4.根据权利要求3所述的制造半导体器件的方法，其中，所述至少一个功能单元与放置在所述至少一个间隙内的所述预设计的填料单元相邻。
5.根据权利要求3所述的制造半导体器件的方法，还包括：
基于所识别的所述现有故障模式和所述潜在故障模式中的至少一个，在插入所述预设计的填料单元之前选择所述预设计的填料单元。
6.根据权利要求1所述的制造半导体器件的方法，还包括：
作为物理设计流程的部分，在布图规划步骤之后，插入所述预设计的填料单元，并作为放置步骤的部分。
7.根据权利要求1所述的制造半导体器件的方法，还包括：
在插入所述预设计的填料单元之前，在所述至少一个间隙内识别标准填料单元；
从所述至少一个间隙去除所述标准填料单元；以及
插入所述预设计的填料单元。
8.根据权利要求1所述的制造半导体器件的方法，其中，所述预设计的填料单元的布局设计的图案包括重复的图案阵列。
9.根据权利要求2所述的制造半导体器件的方法，还包括：
使用所述电子束检查工艺，检查所述至少一个标准填料单元和所述预设计的填料单元两者，其中，用于检查所述预设计的填料单元的第一分析周期时间小于用于检查所述标准填料单元的第二分析周期时间。
10.根据权利要求1所述的制造半导体器件的方法，还包括：
图案化所述层，其中，图案化所述层包括：
制造包括所述预设计的填料单元的布局设计的图案的掩模；
通过光刻工艺，将所述布局设计的图案从所述掩模转印到所述半导体衬底上的所述层。
11.一种制造半导体器件的方法，包括：
识别设置在多个功能单元之间的间隙中的标准填料单元；
去除所述标准填料单元并将重新设计的填料单元插入所述多个功能单元之间的所述间隙中，其中，所述重新设计的填料单元包括与特定故障模式相关联的布局图案；
图案化衬底层，从而将所述布局图案转印到所述衬底层；以及
插入图案化的所述层。
12.根据权利要求11所述的制造半导体器件的方法，其中，所述标准填料单元包括不规则图案，并且其中，所述重新设计的填料单元包括重复阵列。
13.根据权利要求11所述的制造半导体器件的方法，还包括：
在所述多个功能单元的至少一个功能单元中识别现有故障模式和潜在故障模式中的至少一个；
选择具有与所述现有故障模式和所述潜在故障模式中的至少一个相关联的所述布局图案的所述重新设计的填料单元；以及
在去除所述标准填料单元后，插入所选择的所述重新设计的填料单元。
14.根据权利要求13所述的制造半导体器件的方法，其中，所述至少一个功能单元与所选择的所述重新设计的填料单元相邻。
15.根据权利要求11所述的制造半导体器件的方法，其中，作为物理设计流程的布图规划步骤和放置步骤中的至少一个的部分来实施去除所述标准填料单元和插入所述重新设计的填料单元。
16.根据权利要求11所述的制造半导体器件的方法，还包括：
图案化所述衬底层，其中，图案化所述衬底层包括：
制造包括所述重新设计的填料单元的布局图案的掩模；
通过光刻工艺将所述布局图案从所述掩模转印到所述衬底层。
17.根据权利要求11所述的制造半导体器件的方法，其中，检查图案化的所述层包括使用电子束检查工艺检查图案化的所述层。
18.一种集成电路，包括：
多个功能单元，包括至少一个间隙，所述至少一个间隙设置为与所述多个功能单元中的至少一个功能单元相邻；以及
预设计的填料单元，设置在所述至少一个间隙内，其中，所述预设计的填料单元包括与特定故障模式相关联的布局设计，其中，所述特定故障模式包括所述至少一个功能单元的潜在故障模式，并且其中，所述布局设计包括重复的图案阵列。
19.根据权利要求18所述的集成电路，还包括：
多个间隙，设置在所述多个功能单元中间；以及
多个预设计的填料单元，其中，所述多个预设计的填料单元中的至少一个预设计的填料单元设置在所述多个间隙的每个间隙中，并且与特定功能单元相邻，并且其中，所述至少一个预设计的填料单元包括与相邻的所述特定功能单元的潜在故障模式相关联的所述布局设计。
20.根据权利要求18所述的集成电路，其中，所述多个功能单元限定静态随机存取存储器的至少部分。
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