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CN107564561B - 存储器件、存储器阵列结构及其制造方法 - Google Patents

存储器件、存储器阵列结构及其制造方法 Download PDF

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CN107564561B CN201710452299.8A CN201710452299A CN107564561B CN 107564561 B CN107564561 B CN 107564561B CN 201710452299 A CN201710452299 A CN 201710452299A CN 107564561 B CN107564561 B CN 107564561B
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Abstract

本发明提供的是一种包括存储器单元阵列的存储器件。第一位线连接至存储器单元阵列的第一列中的存储器单元。第一位线设置在第一金属层上。第二位线连接至第一位线。第二位线设置在第二金属层上并通过至少一个通孔连接至第一位线。字线连接至存储器单元阵列的行。本发明还提供了存储器阵列结构及其制造方法。

Description

存储器件、存储器阵列结构及其制造方法
技术领域
本申请的实施例一般地涉及半导体器件领域，更特别地，涉及集成电路和用于形成集成电路的方法。
背景技术
存储器电路已经用于各种应用中。常规地，存储器电路可以包括DRAM、SRAM或诸如ROM的非易失性存储器电路。存储器电路通常包括布置为阵列的多个存储器单元。通常通过位线(BL)(与阵列的列相关联)和字线(WL)(与阵列的行相关联)来访问存储器单元。在指定的BL和WL的交叉点处的存储器单元是寻址单元。示例性SRAM存储器单元是6晶体管(6-T)静态存储器单元。6-T SRAM存储器单元使用位线(BL)、互补位线(位线条)(BLB)和字线(WL)与阵列中的其他单元和外围电路连接。六个晶体管中的四个晶体管形成用于存储表示“0”或“1”的数据的两个交叉连接的反相器。剩余的两个晶体管用作访问晶体管以控制对存储在存储器单元内的数据的访问。在各种应用中还使用各种其他存储器单元设计。
发明内容
根据本发明的一方面，提供了一种存储器件，包括：存储单元阵列；第一位线，连接至所述存储器单元阵列的第一列中的存储器单元，其中，所述第一位线设置在第一金属层上；第二位线，连接至所述第一位线，其中，所述第二位线设置在第二金属层上并通过至少一个通孔连接至所述第一位线；以及字线，连接至所述存储器单元阵列的行。
根据本发明的另一方面，提供了一种存储器件，包括：存储单元阵列；第一位线，连接至所述存储器单元阵列的第一列中的存储器单元，其中，所述第一位线设置在第一金属层上；第二位线，所述第二位线连接至所述第一位线，其中，所述第二位线设置在所述第一金属层之上的第二金属层上；第一互补位线，连接至所述存储器单元阵列的所述第一列中的存储器单元，其中，所述第一互补位线设置在所述第一金属层上；第二互补位线，连接至所述第一互补位线，其中，所述第二互补位线设置在所述第二金属层上；以及字线，连接至所述存储器单元阵列的行。
根据本发明的又一方面，提供了一种存储器件，包括：单元，包括：传输栅极晶体管；第一位线，连接至所述传输栅极晶体管的漏极节点；以及第二位线，通过通孔连接至所述第一位线，其中，所述第一位线和所述第二位线中的一条延伸至用于所述存储器件的控制电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的实施例的半导体存储器单元阵列的布局的顶视图。
图2示出根据本发明的实施例的半导体存储器单元阵列的布局的顶视图。
图3示出根据图1和2的实施例的示例性截面图。
图4A和4B示出根据本发明的各个方面的图2中的器件的实施例的布局图和截面图。
图5示出根据本发明的实施例的半导体存储器单元阵列的布局的顶视图。
图6示出根据图5的实施例的示例性截面图。
图7示出根据本发明的实施例的半导体存储器单元阵列的另一布局的顶视图。
图8示出根据图7的实施例的示例性截面图。
图9A和9B示出根据本发明的各个方面和图7的示例性实施例的布局图和截面图。
图10A和10B示出根据本发明的各个方面和图7的实施例的布局图和截面图。
图11示出根据本发明的实施例的具有双字线配置的半导体存储器单元阵列的布局的顶视图。
图12示出根据图11的实施例的示例性截面图。
图13示出根据图11的实施例的示例性截面图。
图14A和14B示出根据本发明的各个方面和图11的器件的实施例的布局图和截面图。
图15示出根据本发明的实施例的具有多个存储器单元子阵列的存储器件的布局的顶视图。
图16示出根据本发明的一个或多个方面的提供制造器件的示例性方法的流程图。
图17、图18和图19示出根据本发明的各个方面可以构造的存储器单元的示例性示意图。
图20示出在设置在例如根据本发明的各个方面的所构造的存储器件中的衬底上设置的示例性金属堆叠件的截面图。
图21是根据本发明的一实施例的具有一列带(strap，又称系带)单元的存储器单元阵列的平面示图。
具体实施方式
以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
虽然本文提供的特定实施例描述了使用多层互连件(MLI)的给定金属层(例如，金属-1(M1)、金属-2(M2)、金属-3(M3))提供的互连架构，但是本领域普通技术人员将理解，可以使用其他金属层来实现本发明的互连架构。例如，可以使用诸如图20所示的多层互连件(MLI)来实现本文中所讨论的实施例，例如，该多层互连包括通孔1、金属-1(M1)、通孔2、金属-2(M2)、通孔3、金属-3(M3)、通孔4和金属-4(M4)。MLI包括致密分层的导线结构(例如，在平行于衬底的顶面的方向上延伸长度)，以互连垂直延伸的导电通孔并插入绝缘膜中，从而提供与衬底上的各个器件以及各个器件之间的电互连(以及相关联的绝缘)。虽然在一些实施例中示出三个或四个金属层，但是可以提供任何数量的金属层并且用于实现本发明。MLI结构还可以称为后段金属化件，具有在水平方向上延伸的多个堆叠的金属层以及垂直延伸的通孔或接触件，从而提高堆叠的金属层之间的连接以及到达堆叠的金属层的连接。参见图20，可以在衬底上方且在接触层之上(例如，位于栅极接触件、源极/漏极接触件之上等)设置MLI。
通常，除非特别指出，否则诸如“第一金属层”和“第二金属层”的相对关系术语用于便于识别，并且该部件不需要形成在例如M1和M2的任何特定的金属层上。本发明将金属层描述为用于堆叠的两个金属层的接下来的相邻金属层，电介质和/或通孔插入这两个金属层中，但没有在大致水平的方向上提供布线的另一金属层，例如，M2是M1的接下来的相邻金属层，M5和M3中的每个是M4的接下来的相邻金属层等等。
参考图1，示出包括以阵列布置的多个单元102、104、106、108的存储器件100。图1的存储器件100可以是ROM器件、DRAM器件和/或其他合适的存储器件技术。单元102可以是角部伪单元。单元104可以是边缘单元。单元106可以是边缘单元。特定单元102、104、106可以不用于存储数据，然而，用于为器件提供其他功能，例如，单元104可以提供阱接触和/或带功能(例如参见第7812407号美国专利申请，其内容结合于此作为参考)。存储器单元108可以是阵列的功能存储存储器单元，每个存储器单元108能够存储一段数据(例如，存储的位)。例如，每个存储器单元108能够是访问的存储器单元，通过使连接至存储器单元108的相关联的WL/BL“导通”来访问该存储器单元。
下文中，将参照附图21对如上所述的提供阱接触和/或带功能的单元进行详细描述。图21为根据本发明的一实施例绘示的具有一列带(strap，又称系带)单元的存储器单元阵列的平面示图。请参照图21，在本发明的一实施例中，存储器单元阵列2300包括存储器单元2314，如图中深色线矩形所示。而每一个存储器单元2314为一储存单元。图21省略多晶硅、插塞以及金属层等，以便阐明本发明的特征所在。
存储器单元阵列2300包括P阱2310与N阱2312，其中N阱2312为虚线围起的区域，而P阱2310为介于任两相邻N阱2312之间的区域。在P阱2310中包括N型主动区域2316，他们有被N+掺杂，可用来作为存储器单元2314中N型金属氧化物半导体晶体管(NMOS)的漏极/源极。上述的N型主动区域2316为图中填有粗体斜线(“/”)图样的垂直矩形区域。而在N阱2312中包括P型主动区域2318，被P+掺杂质，可用来作为存储器单元2314中P型金属氧化物半导体晶体管(PMOS)的漏极/源极。上述的P型主动区域2318为图中填有粗体反斜线(“\”)图样的垂直矩形区域。
此外，在两列存储器单元2314之间包括一列带单元2320，每一个带单元2320更包括一个P+带2322与一个N+带2324。此P+带2322与N+带2324位于两列相邻的存储器单元2314间，且P+带2322的两端与存储器单元2314的N型主动区域2316相连，而N+带2324的两端与存储器单元2314的P型主动区域2318相连。
请继续参照图21，图中每一带单元2320中的P+带2322紧邻位于上方与下方的存储器单元内的N型主动区域2316。如此，不需形成绝缘架构(例如：浅沟隔离)，便可隔离N型主动区域2316，所以可以减少或消除形成隔离架构时所引起的应力问题。同理，每一带单元2320的N+带2324亦紧邻上方与下方的存储器单元内的P型主动区域2318，所以隔离存储器单元的P型主动区域2318。
在一实施例中，P+带2322及N+带2324各自与P型主动区域2318及N型主动区域2316用一样的制造方法一起制造。
阱接触(well contact)可供P+带2322及N+带2324的电性连接点的形成，以做为晶体管的阱区的阱偏压(well bias)端或源极偏压端。
在图21中也列举了一个可有可无的冗余N阱2340。冗余N阱2340位于存储器单元阵列2300的边缘，大致跟P阱2310平行。为了解说上的方便，图21仅仅显示一个冗余N阱2340。其他的冗余N阱，例如可以位于存储器单元阵列2300的对面的另一边缘的一冗余N阱，亦可用来增加冗余N阱的数量或是取代图21中的冗余N阱2340。冗余N阱2340中的元件图案可以跟N阱2312中的元件图案一模样。
冗余N阱2340中可以有P型主动区域，如同N阱2312一般。而N阱2312中的带单元2320的部分也可以应用到冗余N阱2340。冗余N阱2340旁边也可以加入与P阱2310一样的冗余P阱(未显示)，其中可以有N型主动区域。而P阱2310中的带单元2320的部分也可以应用到冗余P阱(未显示)中。如此，冗余N阱2340与冗余P阱中可以提供上下两列冗余存储器单元，如同N阱2312与P阱2310中的上下两列存储器单元。而带单元2320便可以延伸到两列冗余存储器单元之间。且两列冗余存储器单元中间也可以形成多个冗余晶体管。所谓冗余存储器单元的结构布局跟一般的存储器单元结构布局应该是一样的，只是，所谓冗余存储器单元只是多增加的冗余结构，在电路上并不会用来当作真正的存储器。在一实施例中，冗余N阱2340电性耦接至电压源Vcc、另一预定电压或浮置(floating，不接到任何电压)。
目前已经知道，冗余N阱可改善阱区绝缘的程度并平衡阱邻近效应。借此方式，沿着存储器单元阵列的边缘的存储器单元的电性及操作特性则会更趋近于存储器单元阵列的中心的存储器单元。
应当注意，存储器件100示出存储器阵列，该存储器阵列具有提供存储的4列×8行的存储器单元108。该阵列配置和尺寸是示例性的，仅用于说明的目的，并且不旨在限制任何阵列尺寸或配置。
可以在半导体衬底上设置存储器件100。在实施例中，半导体衬底包括硅。其他示例性组分包括但不限于硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、锗和/或其他合适的材料。形成在半导体衬底上的存储器单元108可以是任何合适的存储器单元设计，例如包括如下所述的参考图17、图18和/或图19所限定的那些存储器单元。
提供位线(BL)110用于存储器件100的每列(还称为与存储器件100的每列相关联)。提供字线(WL)116用于存储器件100的每行(还称为与存储器件100的每行相关联)。BL/WL是与阵列的相应列/行相关联的互连线，因为其是携带信号(例如，电压)的线，其中，该信号用于从列/行的寻址单元读取/写入列/行的寻址单元的线。由“导通”的相应BL/WL定义的特定行-列对的交叉点称为寻址元件或寻址存储器单元108。
除了单条BL 110和单条WL 116之外，存储器件100示出用于器件100的位线的双线配置。如上所述，存储器件100包括第一位线(第一BL)110，并且还包括与存储器件108的阵列的每列相关联的第二位线(第二BL)112。第一BL 110连接至给定列中的每个可寻址存储器单元(位)108，并用于访问寻址单元。例如，第一BL 110可以连接至存储器单元108的元件，诸如晶体管的源极/漏极(例如，参见图18、图19)。存储器件100还包括与一条第一BL110的相同列相关联的第二BL 112。在一些实施例中，第二BL 112平行于设置在存储器单元108上方的另一(例如，较高)金属层上的第一BL 110延伸。与该列相关联的第二BL 112在一个或多个位置处连接至用于给定列的第一BL 110。在图1所示的实施例中，第二BL 112在两个位置处(示出为通孔114)连接至第一BL 110。尽管通孔114示出为位于相关联的边缘单元104上方，但是在其他实施例中，第一BL 110和第二BL 112之间的互连可以配置在器件100的其他部分上方。在一些实施例中，用于给定列的第二位线112在包括存储器单元108的阵列内的两个以上位置处(例如，在一个可寻址存储器单元108的外围处)连接至用于该列的第一BL 110。
第二BL线112可以通过其与第一BL 110的连接而连接至存储器单元元件108(例如，包括其晶体管)。换言之，第二BL线112和寻址存储器单元108之间的电路径穿过第一BL线110。例如，单元108的电路可以通过将第一BL连接至寻址存储器单元108的晶体管/电容器/等(例如，通孔/接触件连接)来驱动第一BL 110。与该列相关联的第二BL 112连接至第一BL 110，并且因此被设置为相同的状态。例如，在对一些存储器件100(例如，DRAM)的读访问的实施例中，第一BL 110连接至存储器单元108的存储电容器，并且共享电荷导致第一BL110向上或向下摆动。第二BL 112通过与第一BL 110的连接来接收这种状态。第一BL 110和第二BL 112中的一个延伸至外围电路以提供寻址单元的这种状态。因此，第一BL 110和第二BL 112的状态可以连接在一起(即，相同)，并且可以通过将第一BL 110和第二BL 112中的一个连接至存储器单元108以及将第一BL 110和第二BL 112中的一个连接至外围控制电路，由存储器件100来确定该状态。
在一些实施例中，第一BL 110和第二BL 112中的仅一条连接至存储器件100的外围控制电路(未示出)。例如，第一BL 110和第二BL 112中的一个可以延伸至诸如列访问电路、解码器、感测放大器、驱动器、预充电电路、Vdd和/或其他合适的外围电路功能的电路。在另一实施例中，第一BL 110和第二BL 112中的另一个在没有到达控制电路的物理连接的情况下终止。例如，在实施例中，第二BL 112(延伸超过与第一BL 110的互连点(通孔114))在与存储器件100的控制电路的连接之前的点处终止，而第一BL 110延伸至外围电路。在另一实施例中，第二BL 112延伸至外围电路，并且第一BL 110在与第二BL 112互连(例如，通孔114)之后，在与用于阵列的控制电路的连接之前的点处终止。因此，重复的是，将第一BL110和第二BL 112的状态连接在一起，并且通过第一BL 110和第二BL 112中的一条与外围电路的连接来确定该状态。例如，在一些实施例中，第一BL 110连接至外围器件(例如，感测放大器)，以及第二BL 112仅通过第一BL 110连接至外围器件(例如，感测放大器)。
第一BL 110和第二BL 112是称为MLI的金属层(例如，位于衬底之上的M1、M2等)的水平延伸的导线。例如，形成第一BL 110和/或第二BL 112的金属层是包括铝、铝合金(例如铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。在实例中，镶嵌和/或双镶嵌工艺用于形成金属层。通过通孔114连接第一BL110和第二BL 112。通孔114可以包括铜、钨和/或其他合适的导电材料。除了一个或多个通孔114之外，例如，第一BL 110和第二BL 112可以通过例如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)的掺杂的氧化硅的MLI结构的合适的介电材料和/或其他合适的介电材料彼此绝缘。应当注意，在图1中所示的BL 110和112的不同宽度(与本文提供的其他附图一样)是为了便于说明，并不旨在限制任何相对宽度。
类似地，例如，WL 116可以是包括铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。
在实施例中，第一BL 110位于金属层Mn上，以及第二BL 112位于金属层Mn+x上，其中x等于或大于1。在实施例中，n等于1(例如，第一BL 110设置在金属-1(M1)上)并且x等于1，从而限定接下来的相邻金属层(例如，第二BL 112设置在金属-2(M2)上)。在这种实施例中，互连第一BL 110和第二BL 112的通孔114是介于相邻的金属层之间并与相邻的金属层中的每个(例如金属1和金属2)连接的通孔，通常被称为MLI的通孔2。在实施例中，WL 116可以位于第二BL 112之上的接下来的相邻金属层处，例如金属-3(M3)。在另一实施例中，n等于1(例如，第一BL 110设置在金属-1(M1)上，并且x等于2(例如，第二BL 112设置在金属-3(M3)上)。在这种实施例中，如参考图7进一步讨论的，互连第一BL 110和第二BL 112的通孔114包括介于金属1(M1)和金属3(M3)的多个通孔层和/或接合焊盘。在另一实施例中，WL116位于金属2处，即接下来的相邻金属层到达第一BL 110的金属层。在其他实施例中，第一BL 110、第二BL 112和WL 116中的每个位于各种不同的金属线上。
对于存储器件100的阵列的每列，双位线结构和第一BL 110和第二BL 112的使用可提供减小寻址存储器元件108的电阻的优点。较低的位线电阻在寻址存储器单元108期间(例如，在写入周期期间)可允许较少的位线IR压降，从而改进存储器件100的质量(例如，改进写入裕量)。换言之，当电流流动时，可以减小穿过源极路径至器件的接地点的电阻两端之间的电压降引起的误差。在一些实施例中，较低的位线电阻允许减小位线电阻-电容(RC)延迟。
提供额外的金属线作为每列的第二位线可具有以下优点：例如减小在存储器件中形成单条位线的单个金属线的宽度。在减小宽度时，可能需要减小厚度以避免使用制造技术(例如镶嵌工艺)形成的不可靠的纵横比。
现参考图2，示出的是存储器件200的实施例。在实施例中，存储器件200是静态随机存取存储(SRAM)器件。图2示出具有4列×8行的存储器单元108的存储器阵列。再次，该阵列配置和尺寸是示例性的，仅用于说明的目的，并且不旨在限制任何阵列尺寸或配置。除了存储器件200包括与存储器单元108的阵列的每列相关联的互补位线(还称为位线条或BL_bar)之外，存储器件200可大致类似于上文参考图1所论述的存储器件100。存储器件200包括大致类似于上文参考图1所讨论的用于存储器单元108的每列的第一BL 110和第二BL112。此外，存储器件200还包括用于存储器单元108的每列的第一互补位线(第一BL_条)202和第二互补位线(第二BL_条)204。第一BL_条202是至第一BL 110的互补位线。与上文参考第二BL 114相对于第一BL 110所讨论的大致类似地，第二BL_条204连接至第一BL_条202。通孔206提供第二BL_条204连接至第一BL_条202之间的互连。通孔206大致类似于上文讨论的通孔114。
如上所述，第一BL 110连接至给定列中的每个可寻址存储器单元108；类似地，第一BL_条202还连接至给定列中的每个存储器单元108。例如，第二BL线112可以仅通过与第一BL 110的连接而连接至存储器单元元件108(例如，包括其晶体管)。换言之，第二BL线112和给定的寻址存储器单元108之间的电路径穿过第一BL线110。器件200还包括适于特定类型的存储器件(例如，SRAM)的互补位线(BL_条)。第二BL_条线204可以仅通过与第一BL_条202的连接而连接至存储器单元元件108(例如，包括其晶体管)。换言之，第二BL_条204和给定的寻址存储器单元108之间的电路径穿过第一BL_条202。与图17所示的基本类似地，第一BL_条和第二BL_条可以连接至存储器单元108。
如器件200中所示，与该列相关联的第二BL 112在两个位置处(示出为通孔114)连接至用于给定列的第一BL 110。在其他实施例中，第二BL112在用于给定列的一个位置或多个位置处连接至第一BL 110，其中可在包括边缘单元104上方、存储器单元108的阵列上方(例如，在一个或多个可寻址单元108的外围边缘处)的各个位置中的一个或多个位置处提供该连接。如器件200中所示，与该列相关联的第二BL_条204在用于给定列的两个位置处(通孔206)连接至第一BL_条202。在其他实施例中，第二BL_条204在用于给定列的一个位置处或在额外的位置处连接至第一BL_条202，其中可在包括边缘单元104上方、存储器单元108的阵列上方(例如，在一个或多个可寻址单元108的外围边缘处)的各个位置中的一个或多个位置处提供该连接。
在实施例中，通孔114指示从第二BL 112延伸至第一BL 110的一个或多个通孔或接合焊盘，其中第一BL 110位于金属层Mp上，并且第二BL 112位于金属层Mp+y上，其中y等于或大于1。在实施例中，通孔206指示从第二BL_条204延伸至第一BL_条202的一个或多个通孔或接合焊盘，其中第一BL_条202位于金属层Mp上，并且第二BL_条204位于金属层Mp+y上，其中y等于或大于1。虽然不需要，但第一BL和第一BL_条通常设置在相同的金属层(例如，“p”)上。
在实施例中，p等于1(例如，第一BL 110和/或第一BL_条202设置在金属-1(M1)上)，以及y等于1(例如，第二BL 112和/或第二BL_条204设置在接下来相邻的上面的金属层上，金属-2(M2))。在这种实施例中，互连第一BL_条和第二BL_条的通孔206是介于金属1和金属2之间的通孔(例如，MLI的介于M1和M2之间并且连接M1和M2的通孔2)。在另一实施例中，WL 116可以位于金属3(M3)处。
在另一实施例中，p等于1(例如，第一BL 110和/或第一BL_条202设置在金属-1上)，以及y等于2(例如，第二BL 112和/或第二BL_条204设置在金属-3上)。在这种实施例中，互连第一BL_条202和第二BL_条206的通孔206包括介于金属1和上面的不相邻金属3之间的通孔和/或接合焊盘(例如，M2处的通孔2、通孔3、接合焊盘)。在另一实施例中，WL 116位于金属2处(例如，介于第一BL_条202和第二BL_条204)。在一些实施例中，第一BL_条202、第二BL_条204和WL 116中的每个位于各种配置的不同金属线上。在以下图3至图10B中示出了其示例性实施例，其还应用于图2的器件200。
如上文参考器件100所讨论的，并且还应用于器件200，在一些实施例中，第一BL110和第二BL 112中的仅一条连接至存储器件100的外围控制电路(未示出)。类似地，第一BL_bar 202和第二BL_bar 204中的仅一条可以连接至外围控制电路。例如，第一BL 110/第一BL_条202或第二BL 112/第二BL_条204中的一组可以延伸至诸如列地址电路、解码器、感测放大器、驱动器、预充电电路、Vdd的电路和/或其他外围功能电路。在另一实施例中，第一BL 110/第一BL_条202或第二BL 112/第二BL_条204中的另一组在没有至控制电路的物理连接的情况下终止。例如，在实施例中，第二BL_条204(延伸超过与第一BL_条202的互连点(通孔116))在与阵列的控制电路连接之前的点处终止，而第一BL_条202延伸至外围电路。在另一实施例中，第二BL_条204延伸至外围电路，并且第一BL_条202在与第二BL_条204互连(例如，通孔206)之后并且在与用于阵列的控制电路的连接之前的点处终止。再次，第一BL_条202和第二BL_条204的状态可以连接在一起(即，相同)并且可以通过将第一BL_条202和第二BL_条204中的一个连接至外围电路来确定该状态。
类似于第一BL 110和第二BL 112的双位线，第一BL_条202和第二BL_条204的双互补位线是称为MLI的金属层(例如，衬底之上的M1、M2等)的导线。例如，形成第一BL_条202和第二BL_条204的金属层是包括铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。在实例中，镶嵌和/或双镶嵌工艺用于形成金属层。通孔206可以包括铜、钨和/或其他合适的导电材料。除去通孔206，例如，第一BL_条202和第二BL_条204可以通过诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)的掺杂的氧化硅的合适的介电材料和/或其他合适的介电材料彼此绝缘。
图3示出表示图2的器件200的切割线A-A'的截面的实施例。图3示出穿过BL_条区的截面图的实施例。然而，大致类似的截面图还可以是平行地切割穿过器件200的BL的示图。图3示出作为设置在衬底上的MLI的部分的多个金属层和通孔，其通过层间介电(ILD)层302介于多个金属层和通孔之间。举例来说，ILD层302可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅和/或其他合适的介电材料的材料。可以通过亚大气压CVD(SACVD)工艺、可流动的CVD工艺或其他合适的沉积技术沉积ILD层302。
图3示出形成在第一金属层(例如，M1)上的第一BL_条202，形成在第二较高的金属层(例如，M2)上的第二BL_条204，以及形成在第三相邻的较高的金属层(例如，M3)上的字线(WL)116。通孔206连接第一BL_条202和第二BL_条204。例如，第一BL_条202通过从第一金属层延伸并在其下方的通孔(未示出)连接至设置在衬底上的元件(例如，晶体管区的接触件)。
图4A和4B分别示出存储器件的部分402的布局图和截面图。在实施例中，部分402是上文参考图2和3描述的存储器件200的存储器单元108的实施例。部分402可以包括作为SRAM存储器单元的存储器单元108。布局部分402包括第一BL 110、第二BL 112、第一BL_条202、第二BL_条204和WL 116。布局部分402还包括Vdd线402、Vss线404和Vss线406。
在所示实施例中，第一BL 110、第一BL_条202、第一Vdd线402、Vss线404均形成在第一金属层(例如，M1)上。在第一金属层之上的第二金属层(例如，M2)上形成第二BL 112和第二BL_条204。在第二金属层之上的第三金属层(例如，M3)上设置WL 116。可以在第一和第二金属层(例如，M1和M2)上设置Vss线406。示出了多个通孔(圆圈包围“x”)以示出部件之间的互连。通孔410示出第一BL_条202和存储器单元108的下面的元件之间的互连；通孔206提供了在第一BL_条202和上面的第二BL_条204之间的互连。在实施例中，通孔410将第一BL_条与存储器单元108的晶体管的源极/漏极连接(例如，参见图17，作为SRAM器件的单元108中的传输栅极器件的漏极节点)。
图4B示出沿着图4的布局部分402的切割线B-B'的相应的截面图，该布局部分包括位于连续的金属层上的第一BL_条202、第二BL_条204和WL 116，以及互连第一BL_条202和第二BL_条204的通孔206，和提供至存储器单元108的下面的元件(例如，晶体管)的连接的通孔410。
图5示出存储器件200的另一实施例，表示为存储器件200'。在实施例中，器件200'是SRAM器件。器件200'大致类似于上文参考图2、图3、图4A和图4B描述的器件200。此外，器件200'示出介于第一BL 110和第二BL 112之间的额外的多个连接件(耦合件)以及介于第一BL_条202和第二BL_条204之间的额外的多个连接件(耦合件)。六(6)个互连件502仅是示例性的，并且不旨在对数量或位置上进行限制。在实施例中，在提供阱区或带区的单元104上方设置多个互连件502中的一个或多个。这些互连件502可以大致类似于上述的互连件206和114。在实施例中，在存储器单元108的单元边界或外围区域处设置多个互连件中的一个或多个。互连件502包括在双位线/双互补位线之间延伸的一个或多个通孔或导电接合焊盘。
如上所述，第一BL 110连接至相关联的列中的每个单元108。第二BL 112通过互连件502多次连接至相关联的列中第一BL。第一BL_条202连接至相关联的列中的每个可寻址单元108(例如，通过与晶体管元件互连的通孔/接触件)，以及对于相关联的列，第二BL_条204通过互连件502多次连接至第一BL_条。应当注意，图1的实施例示出的器件100还可以包括示出为502的多个互连件；换言之，在一些实施例中，在包括阵列内的那些互连件502的给定列中介于第一BL和第二BL之间的多个互连件(通孔)可以用于其他类型的存储器阵列中，包括没有互补位线的那些存储器阵列。
在一些实施例中，互连件502均是从一个金属层延伸至下面的金属层的通孔(例如，参见图6)。在一些实施例中，互连件502包括多个通孔和/或接合焊盘，以便提供介于金属层和不相邻的下面的金属层之间的连接。互连件502可以包括诸如铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的合适的导电材料和/或其他合适的导电材料。
图6示出沿着图5的切割线C-C'的器件200'的实施例的截面图。图6示出器件200'的实施例，其具有位于第一金属层(例如，M1)上的第一BL_条202、位于第二上面的金属层(例如，M2)上的第二BL_条204、和位于第三上面的金属层(例如，M3)上的WL 116。应当注意，在本实施例中，第二金属层(包括第二BL_条204)是第一金属层(包括第一BL_条202)的接下来相邻的上面的金属层。
图7示出存储器件的另一实施例，表示为存储器件200”。在实施例中，器件200”是SRAM器件。器件200”大致类似于上文参考图2、图3、图4A和图4B描述的器件200。存储器件200”示出存储器件的另一实施例，其中第一BL 110和第二BL 112未设置在相邻的金属层上，并且因此，接合焊盘702与通孔704结合提供介于第一BL 110和第二BL 112之间的垂直互连。类似地，存储器件200”示出器件200的实施例，其中第一BL_条202和第二BL_条204未设置在相邻金属层上，并且因此，接合焊盘702与通孔704结合提供第一BL_条202和第二BL_条204之间的垂直互连。
如上所述，第一BL 110连接至相关联的列中的每个单元108。在相关联的列中，第二BL 112通过互连件702和704一次或多次连接至第一BL。第一BL_条202连接至相关联的列中的每个可寻址单元108(例如，通过与晶体管元件互连的通孔/接触件)，并且第二BL_条204通过互连件702和704一次或多次连接至相关联的列中的第一BL_条。应当注意，图1的实施例示出的器件100在不需要互补位线的存储器件的实施例中也可以包括所示出的通孔702和/或接合焊盘704。
互连件702和704可以包括诸如铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅等合适的导电材料和/其他合适的导电材料。可以与相关联的金属层(例如，介于第一BL 110和第二BL 112之间的金属层的金属层)的金属线同时形成接合焊盘704。
图8示出沿着图7的切割线D-D'的器件200”的实施例的截面图。图8示出器件200”的实施例，该器件200”具有位于第一金属层(例如M1)上的第一BL_条202，位于第二相邻的和上面的金属层(例如，M2)上的WL 116，和位于邻近且在第二金属层上方的第三金属层(例如，M3)上的第二BL_条204。应当注意，在本实施例中，第二金属层(包括WL 116)是第一金属层(包括第一BL_条202)的接下来相邻的上面的金属层，并且介于第一金属层和包括第二BL_条204的金属层。接合焊盘702与第二金属层共面。
图9A和9B分别示出存储器件的部分902的布局图和截面图。在实施例中，部分902是上文参考图7和8描述的存储器件200”的存储器单元108的实施例。部分902可以包括作为SRAM存储器单元的存储器单元108。布局部分902包括第一BL 110、第二BL 112、第一BL_条202、第二BL_条204和WL 116。布局部分902还包括各个Vdd线(例如，金属1)904和各个Vss线(例如，金属2)906。
在图9A和9B示出的所示实施例，第一BL 110和第一BL_条202均形成在第一金属层(例如，M1)上。在第一金属层之上和第一金属层的接下来的相邻金属层的第二金属层(例如，M2)上设置WL 116。在第一金属层之上和第二金属层之上的第三金属层(例如，M3)上形成第二BL 112和第二BL_条204，其中第三金属层是第二金属层之上的接下来相邻金属层。可以在第二金属层(例如，M2)上设置Vss线906。示出了多个通孔(圆圈包围“x”)以示出部件之间的互连。通孔410示出第一BL_条202和存储器单元108的下面的元件之间的互连。在实施例中，通孔410将第一BL_条与存储器单元108的晶体管的源极/漏极(例如，作为SRAM器件的单元108中的传输栅极器件的漏极节点)连接。应当注意，第一BL 110和第二BL 112的互连件未在部分902中示出，但该互连件存在于包括部分902(见上文)的阵列中的其他地方。应当注意，第一BL_条202和第二BL_条204的互连件未在部分902中示出，但该互连件存在于包括部分902(见上文)的阵列中的其他地方。例如，这些互连件包括通孔2、金属-2接合焊盘和通孔3部件。
图9B示出沿着图9A的布局部分902的切割线E-E'的相应截面图，其包括位于连续金属层上的第一BL_条202、WL 116和第二BL_条204，以及提供至存储器单元108的下面的元件的连接(例如，诸如电连接至SRAM的传输栅极器件的漏极节点的晶体管)的通孔410。Vss线906还示出为设置在第二金属层上。
图10A和10B分别示出存储器件的部分1002的布局图和截面图。在实施例中，部分1002是上文参考图7和8描述的存储器件200”的存储器单元108的实施例。部分1002可以包括作为SRAM存储器单元的存储器单元108。布局部分1002包括第一BL 110、第二BL 112、第一BL_条202、第二BL_条204和WL 116。布局部分1002还包括各个Vdd线(例如，金属1)1004和各个Vss线(例如，金属3)1006和Vss 1008接合焊盘(例如，金属2)1008。
在图10A和10B示出的所示实施例中，第一BL 110、第一BL_条202均形成在第一金属层(例如，M1)上。在第一金属层之上且第一金属层的接下来的相邻金属层的第二金属层(例如，M2)上设置WL 116。在位于第一金属层之上和第二金属层之上的第三金属层(例如，M3)上形成第二BL 112和第二BL_条204，其中第三金属层是第二金属层之上的接下来的相邻金属层。示出了多个通孔(圆圈包围“x”)以示出部件之间的互连件。通孔410示出介于第一BL_条202和存储器单元108的下面的元件之间的互连件。在实施例中，通孔410将第一BL_条与存储器单元108的晶体管的源极/漏极(例如，作为SRAM器件的单元108中的传输栅极器件的漏极节点)连接。应当注意，第一BL 110和第二BL 112的互连件未在部分1002中示出，但该互连件存在于包括部分1002(见上文)的阵列中的其他地方。应当注意，第一BL_条202和第二BL_条204的互连件未在部分1002中示出，但互连件将存在于包括部分1002(见上文)的阵列中的其他地方。例如，这些互连件将包括通孔2、金属2(接合焊盘)和通孔3部件。
图10B示出沿着图10A的布局部分1002的切割线F-F'的相应截面图，其包括位于连续金属层上的第一BL_条202、WL 116和第二BL_条204，以及提供至存储器单元108的下面的元件的连接(例如，诸如电连接至SRAM的传输栅极器件的漏极节点的晶体管)的通孔410。
图11示出存储器件200的实施例的顶视图，表示为存储器件200”'。如下面详细讨论的，存储器件200”'可以大致类似于上文讨论的具有设置在器件中额外的字线(双字线配置)的实施例。应当注意，图11的器件200”'包括第一BL 110和第二BL 112、第一BL_条202和第二BL_条204。在其他实施例中，存储器件200”'可以不包括互补位线。在器件200”'的实施例中，如图11所示，第二BL 112在边缘单元104上方使用通孔114连接至第一BL 110(与第一和第二互补位线的连接一样)。然而，在其他实施例中，互连件可以设置在器件200”'的其他区域上方，包括如上文图5和图7所示。还参见图12和图13。
器件200”'具有第一WL 116，其可大致类似于上文所讨论的，以及额外地具有第二WL 1102。第一WL和第二WL均与存储器件的单行相关联。在一些实施例中，具有用于给定行的第一WL 116和第二WL 1102的双字线配置可以提供诸如电阻减小的益处。第一WL 116和第二WL 1102在互连件1104处彼此连接。互连件1104包括提供第一WL 116和上面的第二WL1102之间的电连接的合适的通孔和/或导电接合焊盘。第一WL 116可以设置在Mz处，第二WL1102可以设置在Mz+b处，其中b为1或更大。在实施例中，z等于3，并且b等于1。在另一实施例中，z等于2，并且b等于2。换言之，在实施例中，第一WL 116设置在M2上，第二WL 1102设置在M4上。
在一些实施例中，第一WL 116在器件200”'中的一个位置(例如，一个互连件1104)处连接至第二WL 1102。在一些实施例中，第一WL 116和第二WL 1102在用于单元108的行的至少两个位置处连接，参见互连件1104。在图11所示的实施例中，在阵列边缘处的边缘单元区106上方设置用于给定行的第一WL 116和第二WL 1102之间的互连件。在其他实施例中，可以提供该互连件的其他位置。例如，在其他实施例中，在单元108的阵列内的多个位置处连接第一WL 116和第二WL 1102，该多个位置包括大致类似于上文参考图5所讨论的和双位线配置的互连件。在实施例中，第一WL 116经由适当的通孔配置连接至行中的每个和每一个可寻址单元108(例如，至单元108的传输栅极晶体管)。例如，参见通过下面的图17、图18和图19的示例性存储器单元定义互连件。在另一实施例中，第二WL 1102仅通过第一WL 116连接至可寻址单元108(例如，传输栅极晶体管)。
在实施例中，第一WL 116和第二WL 1102中的一条延伸至控制电路，从而用于存储器单元108的阵列。在另一实施例中，第一WL 116和第二WL 1102中的另一条在不直接连接至控制电路的情况下终止。例如，在实施例中，第二WL 1102不在互连件1104中终止，但是在与用于阵列的控制电路连接之前的点处终止。在另一实施例中，第二WL 1102延伸至控制电路，并且第一WL 116不在互连件1104中终止，但是在与用于阵列的控制电路连接之前的点处终止。换言之，在实施例中，控制电路使第一WL 116和第二WL 1102中的一个有效(另一字线不连接至控制电路)。尽管如此，由于它们的互连件，第一WL 116和第二WL 1102两者被设置在相同的状态。(应当注意，与所示的位线一样，第一WL 116和第二WL 1102的宽度差异是为了便于参考，并且不旨在需要这种配置)。例如，可以通过驱动器元件升高或降低第一WL116上的电压。在实施例中，第一WL 116定向连接至驱动器元件，而第二WL 1102连接至第一WL 116，并且仅通过第一WL 116接收状态(例如，电压)。
第一WL 116和第二WL 1102可以是包括例如铝、铝合金(例如，铝/硅/铜)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、硅化物、多晶硅的导电材料和/或其他合适的导电材料。
图12和图13示出图11的器件200”'的两个不同实施例的截面图。图12示出设置在第一金属线(例如，M1)上的第一BL 110和设置在第二金属线(例如，M2)上的第二BL 112。第二金属线可以是第一金属线之上的接下来相邻的金属线。因此，在实施例中，第一BL 110和第二BL 112通过从第一金属层延伸至第二金属层的通孔114(例如，通孔1)连接。在图12所示的实施例中，第一WL 116设置在第三金属线上，以及第二WL 1102设置在第四金属线上。第四金属线可以是第三金属线之上的接下来相邻的金属线。因此，在实施例中，可使用从第三金属线延伸至第四金属线(例如，通孔4)的通孔(未示出)来连接第一WL 116和第二WL1102。
图13示出了设置在第一金属线(例如，M1)上的第一BL 110和设置在第三金属线(例如，M3)上的第二BL 112。在插入其间的第二金属线(例如，M2)上设置第一WL 116。在第四金属线(例如，M4)上设置第二WL 1102。因此，在实施例中，通过从第一金属层延伸至第三金属层的通孔702和接合焊盘704(例如，Via 2、金属3接合焊盘和通孔3)连接第一BL 110和第二BL 112。在图13的实施例中，第一WL 116设置在第二金属线上，并且第二WL 1102设置在第四金属线上，在插入其间的第三金属线上设置第二BL 112。因此，在实施例中，可以使用从第二金属线延伸至第四金属线的通孔和接合焊盘(例如，通孔3、金属3的接合焊盘、通孔4)来连接第一WL 116和第二WL 1102。
图14A和14B分别示出存储器件的部分1402的布局图和截面图。在实施例中，部分1402是上文参考图12和13描述的存储器件200”'的存储器单元108的实施例。部分1402可以包括作为SRAM存储器单元的存储器单元108。布局部分1402包括第一BL 110、第二BL 112、第一BL_条202、第二BL_条204、第一WL 116和第二WL 1102。布局部分1402还包括各个Vdd线(例如，金属1)1402和各个Vss线(例如，金属1)1404和字线接合焊盘(例如，金属1、金属2)1406。
在图14A和14B示出的所示实施例中，第一BL 110、第一BL_条202均形成在第一金属层(例如，M1)上。在第一金属层之上的接下来相邻金属层的第二金属层(例如，M2)上形成第二BL 112和第二BL_条204。因此，连接位线的通孔206从第一BL 110延伸至第二BL 112。在第二金属层之上且第二金属层的接下来的相邻金属层的第三金属层(例如，M3)上设置第一WL 116。在第三金属层之上且第三金属层的接下来的相邻金属层的第四金属层(例如，M4)上设置第二WL 1102。通孔(未示出)可以连接第一WL 116和第二WL 1102。
通孔410示出第一BL_条202和包括例如图17、图18和图19中详细描述的存储器单元108的下面的元件之间的互连件。在实施例中，通孔410将第一BL_条与存储器单元108的晶体管的源极/漏极(例如，作为SRAM器件的单元108中的传输栅极器件的漏极节点)连接。图14B示出沿着图14A的布局部分1402的切割线H-H'的相应截面图，该布局部分包括位于连续金属层上的第一BL_条202、第二BL_条204、第一WL 116和第二WL_条1102，以及提供至存储器单元108的下面的元件的连接(例如，诸如电连接至SRAM的传输栅极器件的漏极节点的晶体管)的通孔410。
图15示出包括作为多个子阵列1502配置和操作的存储器单元108的存储器件200””。因为访问较小的子阵列可以比访问单个大阵列更快，所以具有多个子阵列的存储器件200”'的一些实施例可以提供例如提高存储器速度的改进。上文讨论的存储器件200的实施例的任何一个或多个方面可以应用于存储器件200””的配置(例如，额外的WL、第一BL110和第二BL 112之间的额外互连件，第一BL_条202和第二BL_条204之间的额外互连件，使用接合焊盘的不相邻金属层上的BL之间的互连件，和/或上文讨论的其他部件之间的互连件)。图15提供具有两个子阵列的存储器件200””的示例性实施例；然而任何数量的子阵列和任何尺寸的子阵列都是可能的。在实施例中，存储器件200””是多阵列SRAM。
图16示出制造存储器件的方法1600，该方法可以用于制造上文参考图1-图15所讨论的存储器件中的一个或多个。方法1600开始于框1602，其中，提供了具有限定在其上的包括配置为阵列的存储器单元的多个部件的衬底。存储器单元可以是SRAM、DRAM、ROM和/或其他合适的存储器类型。在实施例中，存储器单元可以大致类似于上文参考存储器单元108所讨论的存储器单元。
然后，方法1600进行至框1602，其中，提供用于多层互连(MLI)的布局，该多层互连包括用于位线、互补位线或字线中的至少一条的双重互连结构或双互连结构。双重互连结构或双互连结构可以大致类似于上文参考图1-图15所讨论的结构。在实施例中，双重互连结构包括第一位线，位于第一金属层上并且与存储器阵列的列相关联；并且还包括第二位线，设置在比第一位线更高的金属层上且连接至第一位线，并且还与存储器阵列的相同列相关联。在实施例中，双重互连结构包括第一互补位线，位于第一金属层上并且与存储器阵列的列相关联；并且还包括第二互补位线，设置在比第一互补位线更高的金属层上且连接至第一互补位线，并且还与存储器阵列的列相关联。在实施例中，双重互连结构包括第一字线，位于金属层上并且与存储器阵列的行相关联；并且还包括第二字线，设置在比第一字线更高的金属层上且连接至第一字线，并且还与存储器阵列的行相关联。框1604可以包括提供大致类似于上述包括图1、图2、图4A、图5、图7、图9A、图10A、图11、图14A和/或图15所讨论的那些的布局中的任何一种的布局。
方法1600然后进行至框1606，其中，第一互连线位于与阵列的给定行(或列)相关联的金属化层上并且将互连线连接至给定的行/列的存储器阵列的单元的元件(例如，晶体管)。根据在框1604中提供的布局形成第一互连线。互连线可以由Cu、Co、Ni、Ru、W、Al、导电合金、它们的组合形成。可以通过将导电材料沉积到电介质的图案化开口中来形成互连线。在一些实施例中，沉积导电材料，然后是合适的回蚀或化学机械抛光工艺。在一些实施例中，相邻的通孔可以与第一互连线的形成同时形成(例如，镶嵌工艺)。
然后，方法1600进行至框1608，其中第二互连线形成在另一金属化层上，并将第二互连线连接至第一互连线，其中第二互连线与给定行/列相关联。互连框1606的互连线和框1608的第二互连线的通孔可以与第二互连线同时形成。互连线可以由Cu、Co、Ni、Ru、W、Al、导电合金、它们的组合形成。可以通过将导电材料沉积到电介质的图案化开口中来形成互连线。在一些实施例中，沉积导电材料，然后进行合适的回蚀或化学机械抛光工艺。在一些实施例中，可以与第一互连线的形成同时形成相邻的通孔(例如，镶嵌工艺)。
方法1600还包括如框1610所示，限定框1606的第一互连线1606和框1608的第二互连线中的一条与存储器件的外围电路连接的布局和/或沉积工艺。因此，在实施存储器单元的读取或写入操作时，第一互连线和第二互连线(例如，在阵列或可寻址单元处)设置为处于相同的状态。
图17、图18和图19示出可以使用上文讨论的本发明的各方面来实现的存储器单元的各种示意图。可以由图17、图18和/或图19的示意图(例如，晶体管、电容器)表示上文讨论的存储器单元108中的任何一个或多个。此外，可以如上文参考第一BL 110、第一BL_条202和WL 116所讨论的来实现在示意图中示出的所示位线(BL)、互补位线(BLB)和字线(WL)。例如，示意图中的迹线BL可以制造为第一BL 110和第二BL 112，其中第一BL 110提供如示意图所示的连接，类似地，第二BL 112经由第一BL连接至单元。作为另一实例，单个迹线互补位线BLB可以制造为双互补位线结构，例如上述第一BL_条和第二BL_条，其中第一BL_条202提供如示意图所示的连接，以及类似地，第二BL_条204经由第一BL_条202连接至单元。图17示出示例性单端口SRAM单元电路。图18示出示例性ROM单元。图19示出示例性DRAM单元。这些示意图仅是示例性的；例如，图17中示出6T晶体管SRAM单元。然而，其他配置可能包括双端口SRAM单元。
图20示出具有多个栅极2002和上面的多层互连2004的衬底2001，其包括多个金属层和介于其间的通孔(通孔1、M1、通孔2、M2、通孔3、M3、通孔4、M4)。示例性MLI 2004可以用于实现用于存储器件的上述实施例中的任一个。
诸如栅极2002的栅极可以用于形成诸如上述存储器单元108的存储器单元的晶体管或其部分(包括如图17、图18和图19所示)。栅极2002可以包括栅电极和下面的栅极电介质。源极/漏极区2004邻近栅极2002以形成晶体管。在实施例中，一个或多个栅极是存储器单元108的晶体管，并且源极/漏极2004电连接至形成在金属1(M1)的第一BL(例如BL 110)或第一BL_条(例如，BL_条202)。通过大致类似于上述通孔410的通孔(例如，在金属1下方延伸的通孔1)和下面的接触元件来提供这种互连件。接触元件可以是钨、硅化物或其他合适的导电材料。
本发明提供用于存储器单元阵列的互连架构，其可通过增强存储器件(例如，阵列和/或外围器件)中的点之间及其中的互连路径来减小电阻。增强的互连路径包括提供额外的位线、额外的互补位线(位线条)、额外的字线和/或如本文所讨论的其他配置中的一个或多个。增强的互连路径可以称为双线或带结构。增强的互连通过在第二金属层上提供路径/互连或其部分而在第一金属层上设置由给定金属线(例如，BL)所提供的两个或更多个点之间提供额外的导电路径。在一些实施例中，提供双位线结构。在实施例中，提供双位线条(或位线的互补)结构。在实施例中，提供双字线结构。可以同时提供用于存储器件的这些实施例中的一个或多个。
在实施例中，提供一种具有布置为列和行的存储器单元阵列的存储器件。可以提供任何数量的行或列。存储器件包括连接至阵列的第一列中的存储器单元的第一位线。第二位线连接至第一位线，并且因此还连接至阵列的第一列中的存储器单元。可以在与第一位线不同的金属层(例如，MLI的金属层)上设置第二位线。在实施例中，第二位线至少两次连接至第一位线。例如，可以通过在第一位线和第二位线之间延伸的第一通孔连接线以及与第一通孔间隔开一定距离的第二通孔也在第一位线和第二位线之间延伸。在配置的实施例中，单条字线连接至阵列的第一行的存储器单元。在其他实施例中，如下所述提供双字线配置。可以在不同的金属化层上(例如，MLI的不同层)形成第一位线、第二位线以及字线中的每条。
因此，在实施例中提供的是一种具有多个单元的存储器阵列，其中第一位线连接至阵列的第一列并且第一字线连接至阵列的第一行。该实施例还可以包括用于阵列的第一列的第一位线和第二位线，其中，第二位线至少两次连接至第一位线。该实施例还可以包括用于阵列的第一行的第一字线和第二字线，其中，第二字线至少两次连接至第一字线。第一位线和第二位线形成在不同的金属层上，但是与相同的列相关联。第一和第二字线形成在不同的金属化层上，但是与相同的行相关联。
因此，在一些实施例中，提供一种存储器件，包括存储器单元阵列，连接至存储器单元阵列的第一列的存储器单元的第一位线，其中第一位线设置在第一金属层上；连接至第一位线的第二位线，其中第二位线设置在第二金属层上并通过至少一个通孔连接至第一位线；和连接至存储器单元阵列的行的字线。
在实施例中，所述至少一个通孔从所述第一金属层延伸至所述第二金属层。
在实施例中，所述至少一个通孔设置在所述阵列的第一边缘单元区域上，并且其中，连接所述第一位线和所述第二位线的另一通孔设置在所述阵列的第二边缘单元区域上，所述第二边缘单元区域位于所述阵列的与所述第一边缘单元区域的相对侧上。
在实施例中，所述至少一个通孔设置在所述阵列的单元之间的单元边界处。
在实施例中，存储器件还包括：第一互补位线，连接至所述存储器单元阵列的所述第一列中的所述存储器单元，其中，所述第一互补位线设置在所述第一金属层上；第二互补位线，连接至所述第一互补位线，其中，所述第二互补位线在至少两个位置处连接至所述第一互补位线，其中，所述第二互补位线设置在所述第二金属层上。
在实施例中，存储器件还包括：第二字线，连接至所述字线并且与所述阵列的行相关联。
在实施例中，所述第二金属层位于所述第一金属层之上，并且所述字线位于所述第二金属层之上的第三金属层上，其中，所述第二金属层是所述第一金属层的接下来的相邻金属层。
在实施例中，所述第一金属层和所述第二金属层是多层互连的部分，所述第一金属层是金属1(M1)层，以及所述第二金属层是金属3(M3)层，并且其中，所述字线是所述多层互连的部分，并且设置在所述金属2(M2)层上，所述M2层位于M1层之上并且所述M3层位于所述M2层之上。
在实施例中，所述第一位线通过在所述第一金属层下方延伸的第二通孔连接至所述存储器单元的晶体管。
在实施例中，所述行和列位于存储器单元的第一阵列中，并且所述存储器件还包括：存储器单元的第二阵列，与所述存储器单元的第一阵列间隔开；第三位线，连接至所述存储器单元的第二阵列的第一列中的存储器单元，其中，所述第三位线设置在所述第一金属层上；第四位线，所述第四位线连接至所述第三位线，其中，所述第四位线设置在所述第二金属层上；以及另一字线，连接至所述存储器单元的第二阵列的行。
在实施例中，所述存储器单元是DRAM、SRAM、ROM中的一种。
在一些实施例中，描述了具有存储器单元阵列的存储器件。第一位线连接至存储器单元阵列的第一列的存储器单元。第一位线设置在第一金属层上。第二位线连接至第一位线。第二位线连接至第一位线，并且第二位线设置在第一金属层之上的第二金属层上。第一互补位线连接至存储器单元阵列的第一列的存储器单元。第一互补位线设置在第一金属层上。第二互补位线连接至第一互补位线，并且第二互补位线设置在第二金属层上。字线连接至存储器单元阵列的行。
在实施例中，所述第一金属层是多层互连的金属-1(M1)层，并且所述第二金属层是所述多层互连的金属-2(M2)层。
在实施例中，所述字线位于所述多层互连的金属-3(M3)层上。
在实施例中，所述第一金属层是多层互连的金属-1(M1)层，并且所述第二金属层是所述多层互连的金属-3(M3)层，以及所述字线位于所述多层互连的金属-2(M2)层上。
本发明还描述了一种存储器件，其包括具有传输栅极晶体管的存储器单元。第一位线连接至传输栅极晶体管的漏极节点。第二位线通过通孔连接至第一位线。第一位线和第二位线中的一条延伸至控制电路，从而用于存储器件。
在实施例中，存储器件还包括：第一字线，连接至所述传输栅极晶体管的栅极；第二字线，连接至所述第一字线，其中，所述第一字线和所述第二字线中的一条延伸至用于所述存储器件的所述控制电路。
在实施例中，所述第二位线通过设置在所述单元的外围处的通孔连接至所述第一位线。
在实施例中，所述第二位线通过设置在所述单元的外围的通孔连接到所述第一位线。
在实施例中，所述通孔从第一金属线延伸至第二金属线，所述第一位线设置在所述第一金属线上，并且所述第二位线设置在所述第二金属线上。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器件，包括：
存储单元阵列；
第一位线，连接至所述存储单元阵列的第一列中的存储器单元，其中，所述第一位线设置在第一金属层上；
第二位线，连接至所述第一位线，其中，所述第二位线设置在第二金属层上并通过多个通孔连接至所述第一位线；
第一字线，连接至所述存储单元阵列的行；以及
第二字线，连接至所述第一字线并且与所述存储单元阵列的行相关联，
其中，所述第一金属层是多层互连结构的金属-1(M1)层，所述第二金属层是所述多层互连结构的金属-3(M3)层，所述第一字线位于所述多层互连结构的金属-2(M2)层上，所述第二字线位于所述多层互连结构的金属-4(M4)层 ，所述金属-1层至所述金属-4层从底向上依次设置，
其中，所述多个通孔的第一通孔设置在所述存储单元阵列的第一边缘单元区域的边缘单元中，其中，所述边缘单元不具有存储功能。
2.根据权利要求1所述的存储器件，其中，所述多个通孔从所述第一金属层延伸至所述第二金属层。
3.根据权利要求2所述的存储器件，其中，连接所述第一位线和所述第二位线的所述多个通孔的第二通孔设置在所述存储单元阵列的第二边缘单元区域上，所述第二边缘单元区域位于所述存储单元阵列的与所述第一边缘单元区域的相对侧上。
4.根据权利要求1所述的存储器件，其中，所述多个通孔的第三通孔设置在所述存储单元阵列的单元之间的单元边界处。
5.根据权利要求1所述的存储器件，还包括：
第一互补位线，连接至所述存储单元阵列的所述第一列中的所述存储器单元，其中，所述第一互补位线设置在所述第一金属层上；
第二互补位线，连接至所述第一互补位线，其中，所述第二互补位线在至少两个位置处连接至所述第一互补位线，其中，所述第二互补位线设置在所述第二金属层上。
6.根据权利要求1所述的存储器件，其中，所述第一位线设置在所述第二位线和衬底的顶面之间，所述存储单元阵列设置在所述衬底上。
7.根据权利要求1所述的存储器件，其中，所述多个通孔中的至少一个通孔物理接触所述第一位线。
8.根据权利要求7所述的存储器件，其中，所述多个通孔中的至少另一个通孔物理接触所述第二位线。
9.根据权利要求1所述的存储器件，其中，所述第一位线通过在所述第一金属层下方延伸的第二通孔连接至所述存储器单元的晶体管。
10.根据权利要求1所述的存储器件，其中，所述行和列位于存储器单元的第一阵列中，并且所述存储器件还包括：
存储器单元的第二阵列，与所述存储器单元的第一阵列间隔开；
第三位线，连接至所述存储器单元的第二阵列的第一列中的存储器单元，其中，所述第三位线设置在所述第一金属层上；
第四位线，所述第四位线连接至所述第三位线，其中，所述第四位线设置在所述第二金属层上；以及
另一字线，连接至所述存储器单元的第二阵列的行。
11.根据权利要求1所述的存储器件，其中，所述存储器单元是DRAM、SRAM、ROM中的一种。
12.一种存储器件，包括：
存储单元阵列；
第一位线，连接至所述存储单元阵列的第一列中的存储器单元，其中，所述第一位线设置在第一金属层上；
第二位线，所述第二位线连接至所述第一位线，其中，所述第二位线设置在所述第一金属层之上的第二金属层上；
第一互补位线，连接至所述存储单元阵列的所述第一列中的存储器单元，其中，所述第一互补位线设置在所述第一金属层上；
第二互补位线，连接至所述第一互补位线，其中，所述第二互补位线设置在所述第二金属层上；以及
第一字线，连接至所述存储单元阵列的行，
第二字线，连接至所述第一字线并且与所述存储单元阵列的行相关联，
其中，所述第一金属层是多层互连结构的金属-1(M1)层，所述第二金属层是所述多层互连结构的金属-3(M3)层，所述第一字线位于所述多层互连结构的金属-2(M2)层上，所述第二字线位于所述多层互连结构的金属-4(M4)层 ，所述金属-1层至所述金属-4层从底向上依次设置，其中，所述第二位线通过设置在所述存储单元阵列的边缘区域的边缘单元中的通孔连接至所述第一位线，其中，所述边缘单元不具有存储功能。
13.根据权利要求12所述的存储器件，其中，所述第一位线设置在所述第二位线和衬底的顶面之间，所述存储单元阵列设置在所述衬底上。
14.根据权利要求12所述的存储器件，其中，所述第一位线通过多个通孔连接至所述第二位线。
15.根据权利要求12所述的存储器件，其中，所述第一字线线通过多个通孔连接至所述第二字线。
16.一种存储器件，包括：
第一单元，包括：
第一传输栅极晶体管；
第一位线，连接至所述第一传输栅极晶体管的漏极节点，其中，所述第一位线设置在第一金属层上；
第二位线，通过多个通孔连接至所述第一位线，其中，所述第二位线设置在第二金属层上，所述第一位线和所述第二位线中的一条延伸至用于所述存储器件的控制电路；以及
第一字线，连接至所述第一传输栅极晶体管的栅极；
第二字线，连接至所述第一字线，其中，所述第一字线和所述第二字线中的一条延伸至用于所述存储器件的所述控制电路，
其中，所述第一金属层位于多层互连结构的金属-1(M1)层，所述第二金属层位于所述多层互连结构的金属-3(M3)层，所述第一字线位于所述多层互连结构的金属-2(M2)层上，所述第二字线位于所述多层互连结构的金属-4(M4)层 ，所述金属-1层至所述金属-4层从底向上依次设置，
其中，所述通孔设置在所述第一单元的外围处的边缘单元中，所述边缘单元不具有存储功能。
17.根据权利要求16所述的存储器件，其中，所述第一位线位于所述第二位线的正上方。
18.根据权利要求16所述的存储器件，还包括：
第二单元，包括：
第二传输栅极晶体管，所述第一位线连接至所述第二传输栅极晶体管的漏极节点。
19.根据权利要求16所述的存储器件，其中，所述第二位线还通过设置在所述第一单元的外围边缘处的通孔连接到所述第一位线。
20.根据权利要求16所述的存储器件，其中，所述多个通孔从所述金属-1层延伸至所述金属-3层。
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