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CN107546217A - 柱顶互连的封装堆栈方法与构造 - Google Patents

柱顶互连的封装堆栈方法与构造 Download PDF

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CN107546217A
CN107546217A CN201610460982.1A CN201610460982A CN107546217A CN 107546217 A CN107546217 A CN 107546217A CN 201610460982 A CN201610460982 A CN 201610460982A CN 107546217 A CN107546217 A CN 107546217A
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intermediary
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CN201610460982.1A
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陈裕纬
王启安
徐宏欣
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Powertech Technology Inc
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Powertech Technology Inc
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    • H10W90/754

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开一种柱顶互连的封装堆栈方法与构造。该封装堆栈方法包括:在载板上电镀形成多个第一金属柱与多个第二金属柱。在载板上设置一芯片。在载板上形成一模封胶体。以平坦化研磨模封胶体的方式,共平面地显露出第一金属柱的第一顶端面与第二金属柱的第二顶端面在模封胶体的一平坦面。在平坦面上安装一顶部封装构造,并且在顶部封装构造与模封胶体之间介入一中介转板,顶部封装构造包括多个顶端子,中介转板包含多个中介端子,在回焊过程中,顶端子接合至中介转板的对应接垫,中介端子接合至第一第二金属柱的第一顶端面、第二顶端面。借此,中介端子具有微间距排列与微小化的优点而不会有镕融短接的风险。

Description

柱顶互连的封装堆栈方法与构造
技术领域
本发明有关于半导体芯片封装领域,特别有关于一种柱顶互连的封装堆栈方法与构造。
背景技术
半导体芯片封装构造早期是表面接合在一外部印刷电路板上,并可以具备有各种已知的封装型态。当一顶部封装构造表面接合在一底部封装构造上,便可组合成封装堆栈构造(Package-On-Package, POP)。其中,用以连接顶部与底部封装构造的中介端子的尺寸与间距将会明显地影响封装堆栈构造的制作合格率,通常中介端子包含焊球。
在现有利用雷射钻孔的底部封装构造中,例如焊球的中介端子预先设置于底部封装构造的基板上并以模封胶体密封。随后,以雷射钻孔方式以露出中介端子被模封胶体包围的锡球表面,以供顶部封装构造的焊球接合,因此上下堆栈的顶部与底部封装构造可以回焊组成一封装堆栈构造(POP)。
请参阅图1,一种现有封装堆栈构造(POP)包含一底部封装构造10以及一上方堆栈的顶部封装构造20,该底部封装构造10与该顶部封装构造20之间以多个例如被模封焊球的中介端子30作回焊接合。该底部封装构造10包含一基板11,一芯片12安装在该基板11上并以一模封胶体13密封,可利用多个覆晶接合的凸块电性连接该芯片12至该基板11。该多个中介端子30预先接合于该基板11的上表面并亦被该模封胶体13所密封。多个底端子14接合于该基板11的下表面。以雷射钻孔作业露出该多个中介端子30的顶面,并且该模封胶体13在该多个中介端子30之间将形成一挡墙15。该顶部封装构造20包含另一基板21,一芯片22安装在该基板21上并以一模封胶体23密封。可利用多个打线形成的焊线24电性连接该芯片22与该基板21。该基板21的下表面设置有连接垫,以接合该多个中介端子30。
图2绘示在现有封装堆栈构造的制程中进行雷射钻孔作业时的底部封装构造的局部截面示意图。以一雷射钻孔器40对该底部封装构造10的该模封胶体13进行雷射钻孔作业,直到该多个中介端子30的顶面为露出;同时,该模封胶体13在该多个中介端子30之间形成的挡墙15,其原本用意是避免锡球对接时镕融短接。然而,当该多个中介端子30之间距微小化时,雷射钻孔孔径需要的斜角,将导致挡墙的矮化、缩小化而功能失效。因此,雷射钻孔的底部封装构造无法符合下一代微间距封装堆栈构造(POP)的要求,这是因为制程中挡墙的厚度与斜角要求,限制了底部封装构造走向微间距的发展能力。
发明内容
为了解决上述的问题,本发明的主要目的在于提供一种柱顶互连的封装堆栈方法与构造,用以防止封装堆栈构造中底部封装构造的中介导通组件的焊料桥接,中介端子能更微间距的排列与微小化,并且底部封装构造的模封胶体的平坦面可不必要地制作重配置线路结构。
本发明的次一目的在于提供一种柱顶互连的封装堆栈方法与构造,使得中介端子之间距可以不大于顶端子的间距,亦同时可不大于底端子的间距,在POP产品设计上更有调整弹性。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明提供一种柱顶互连的封装堆栈方法,包含:
提供一载板;
在该载板上电镀形成多个第一金属柱与多个第二金属柱,其中该多个第一金属柱的多个第一顶端面相对于该多个第二金属柱的多个第二顶端面更加远离该载板;
在该载板上设置一芯片;
在该载板上形成一模封胶体,其中该模封胶体密封该芯片、该多个第一金属柱以及该多个第二金属柱;
平坦化研磨该模封胶体的方式,共平面地显露出该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面在该模封胶体的一平坦面;以及
在该平坦面上安装一顶部封装构造,并且在该顶部封装构造与该模封胶体之间介入一中介转板,该顶部封装构造包括多个顶端子,该中介转板包含多个中介端子,在回焊过程中,该多个顶端子接合至该中介转板的对应接垫,该多个中介端子接合至该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面。
其中该载板为一底部封装构造的线路基板。
其中该载板的下表面接合有多个底端子。
其中该多个第一金属柱电镀形成于一防焊层上,该多个第二金属柱电镀形成于该载板的多个基板连接垫上。
5、根据权利要求1所述的柱顶互连的封装堆栈方法,其特征在于,其中该载板为一扇出型晶圆或面板等级封装制程所使用的暂时载板。
其中该多个第一金属柱电镀形成于一重配置线路层上,该多个第二金属柱电镀形成于该载板上。
本发明还提供一种柱顶互连的封装堆栈构造,包含:
多个第一金属柱与多个第二金属柱,电镀形成在一载板上,其中该多个第一金属柱的多个第一顶端面相对于该多个第二金属柱的多个第二顶端面更加远离该载板;
一芯片,设置在该载板上;
一模封胶体,形成在该载板上,其中该模封胶体密封该芯片、该多个第一金属柱以及该多个第二金属柱;其中,以平坦化研磨该模封胶体的方式,共平面地显露出该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面在该模封胶体的一平坦面;以及
一顶部封装构造,安装在该平坦面上,并且在该顶部封装构造与该模封胶体之间介入一中介转板,该顶部封装构造包括多个顶端子,该中介转板包含多个中介端子,在回焊过程中,该多个顶端子接合至该中介转板的对应接垫,该多个中介端子接合至该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面。
其中该载板为一底部封装构造的线路基板。
其中该载板的下表面接合有多个底端子。
其中该模封胶体的下表面接合有多个底端子。
本发明具有的优点在于:
借由上述的技术手段,本发明可以达成中介端子为微间距的封装堆栈构造(POP)的制作。相较于雷射钻孔(laser-drilling)类型的封装堆栈构造的底部封装构造,本发明采用电镀金属柱、模封平坦化研磨的底部封装构造并搭配中介基板组成一封装堆栈构造,具备以下功效:第一、缩小底部封装构造与中介基板对接单元的端子间距,而不会像雷射钻孔类型有镕融短接风险;第二、通过模封平坦化研磨,可以露出底部封装构造的芯片表面,以提高芯片散热。
附图说明
图1:一种现有封装堆栈构造(POP)的截面示意图。
图2:在现有封装堆栈构造的制程中进行雷射钻孔作业时的底部封装构造的局部截面示意图。
图3:依据本发明的第一具体实施例,一种柱顶互连的封装堆栈构造的截面示意图。
图4A至图4F:依据本发明的第一具体实施例,绘示一种柱顶互连的封装堆栈方法中各主步骤的组件截面示意图。
图5A至图5H:依据本发明的第二具体实施例,绘示另一种柱顶互连的封装堆栈方法中各主步骤的组件截面示意图。
图中:
10 底部封装构造; 11 基板;
12 芯片; 13 模封胶体;
14 底端子; 15 挡墙;
20 顶部封装构造; 21 基板;
22 芯片; 23 模封胶体;
24 焊线; 30 中介端子;
40 雷射钻孔器; 50 平坦研磨器;
100 封装堆栈构造;
110 载板;
120 第一金属柱; 121 第一顶端面;
130 第二金属柱; 131 第二顶端面;
140 芯片; 141 凸块;
150 模封胶体; 151 平坦面;
160 顶部封装构造; 161 顶端子;
162 芯片; 163 封胶体;
164 基板;
170 中介转板; 171 中介端子;
172 接垫; 180 底端子;
191 防焊层; 192 基板连接垫;
200 封装堆栈构造; 264 重配置线路层;
290 重配置线路层。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明,以使本领域的技术人员可以更好的理解本发明并能予以实施,但所举实施例不作为对本发明的限定。
依据本发明的第一具体实施例,一种柱顶互连的封装堆栈构造100举例说明于图3的截面示意图。一种柱顶互连的封装堆栈方法举例说明于图4A至图4F各主步骤的组件截面示意图。
请参阅图3,一种封装堆栈构造100包含多个第一金属柱120与多个第二金属柱130、一芯片140、一模封胶体150以及一顶部封装构造160。该多个第一金属柱120与该多个第二金属柱130电镀形成在一载板110上,其中该多个第一金属柱120多个第一顶端面121相对于该多个第二金属柱130的多个第二顶端面131更加远离该载板110。
该芯片140设置在该载板110上,可为覆晶接合方式设置该芯片140。该模封胶体150形成在该载板110上,其中该模封胶体150密封该芯片140、该多个第一金属柱120以及该多个第二金属柱130。其中,以平坦化研磨该模封胶体150烦人方式,共平面地显露出该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131在该模封胶体150的一平坦面151。该顶部封装构造160安装在该平坦面151上,并且在该顶部封装构造160与该模封胶体150之间介入一中介转板170,该顶部封装构造160包含多个顶端子161,该中介转板170包含多个中介端子171。在回焊过程中,该多个顶端子161接合至该中介转板170的对应接垫172,该多个中介端子171接合至该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131。在本实施例中,该芯片140的背面不外露于该模封胶体150的平坦面151。
该封装堆栈构造100的制造方法进一步说明如后。首先,请参阅图4A,提供一载板110。在本实施例中,该载板110可为一底部封装构造的线路基板。该载板110的下表面可接合有多个底端子180,其具体结构例如可为矩阵数组的焊球。该载板110的上表面形成有一防焊层191,多个基板连接垫192不被该防焊层191所覆盖并电性连接至对应的底端子180。
之后,请参阅图4B,在该载板110上电镀形成多个第一金属柱120与多个第二金属柱130,其中该多个第一金属柱120的多个第一顶端面121相对于该多个第二金属柱130的多个第二顶端面131更加远离该载板110;换言之,在相同电镀柱长度下,该多个第一金属柱120较高于该多个第二金属柱130。在一具体结构中,该多个第一金属柱120可电镀形成于该防焊层191上,该多个第二金属柱130电镀形成于该载板110的该多个基板连接垫192上。该多个第一金属柱120与该多个第二金属柱130的材质可包含铜(Cu)。
之后,请参阅图4C,在该载板110上设置一芯片140。该芯片140可包含多个凸块141,利用覆晶接合方式,该多个凸块141接合该载板110的覆晶接垫,并且该芯片140的主动面朝向该载板110。该多个凸块141可包含金凸块或铜凸块。该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131应至少高于该芯片140的主动面,但依实际需求,该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131可高于或不高于该芯片140的背面。
之后,请参阅图4D,在该载板110上形成一模封胶体150,其中该模封胶体150密封该芯片140、该多个第一金属柱120以及该多个第二金属柱130。该模封胶体150可为一种热固性绝缘化合物,并以压缩模封或是转移模封形成。在本步骤中,该模封胶体150的厚度应大于该多个第一金属柱120的高度,亦应大于该多个第二金属柱130的高度。
之后,请参阅图4E,利用一平坦研磨器50平坦化研磨该模封胶体150,借此一方式,共平面地显露出该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131在该模封胶体150的一平坦面151。
之后,请参阅图4F,在该平坦面151上安装一顶部封装构造160,并且在该顶部封装构造160与该模封胶体150之间介入一中介转板170,该顶部封装构造160包括多个顶端子161,该中介转板170包含多个中介端子171。在回焊过程中,该多个顶端子161接合至该中介转板170的对应接垫172,该多个中介端子171接合至该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131。此外,该顶部封装构造160可还包括一芯片162、一密封该芯片162的封胶体163以及一承载该芯片162的基板164。
因此,本发明提供一种柱顶互连的封装堆栈方法与构造,用以防止该封装堆栈构造100中底部封装构造的例如中介端子171等中介导通组件的焊料桥接,该多个中介端子171能更微间距的排列与微小化,并且底部封装构造的模封胶体150的平坦面151可不必要地制作重配置线路结构。此外,该多个中介端子171的间距可以不大于该多个顶端子161的间距,亦同时可不大于该多个底端子180的间距,在封装堆栈构造(POP)的产品设计上更有调整弹性。
依据本发明的第二具体实施例,另一种柱顶互连的封装堆栈方法举例说明于图5A至图5H各主步骤的组件截面示意图。最后制造得到的封装堆栈构造200如图5H所示。在本实施例中,该芯片140的背面外露于该模封胶体150的平坦面151。
首先,请参阅图5A,提供一载板110。在本实施例中,该载板110可为一扇出型晶圆/面板等级封装制程所使用的暂时载板。该载板110的具体结构可为一玻璃片或一金属片。该载板110上可预先形成一重配置线路层290。
之后,请参阅图5B,在该载板110上电镀形成多个第一金属柱120与多个第二金属柱130,其中该多个第一金属柱120的多个第一顶端面121相对于该多个第二金属柱130的多个第二顶端面131更加远离该载板110。在本实施例中,该多个第一金属柱120可电镀形成于一重配置线路层290上,该多个第二金属柱130可电镀形成于该载板110上。当该重配置线路层290本身具有尚未移除的晶种层,可在该重配置线路层290与该载板110上分别地直接电镀形成该多个第一金属柱120与该多个第二金属柱130。当该载板110上缺乏晶种层,可在该重配置线路层290与该载板110上预先以物理气相沉积或溅镀方式全面覆盖一晶种层,例如钛/铜(Ti/Cu),以利金属柱的电镀进行。在电镀完成之后,再使上述晶种层图案化,以移除晶种层的非线路区域。
之后,请参阅图5C,在该载板110上设置一芯片140。该芯片140能以覆晶接合方式达到芯片安装。该芯片140的多个凸块141接合至该重配置线路层290。之后,请参阅图5D,在该载板110上形成一模封胶体150,其中该模封胶体150密封该芯片140、该多个第一金属柱120以及该多个第二金属柱130。
之后,请参阅图5E,以平坦化研磨该模封胶体150的方式,共平面地显露出该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131在该模封胶体150的一平坦面151。在本实施例中,该芯片140的背面亦共平面地显露于该模封胶体150的该平坦面151。
之后,请参阅图5F,由该模封胶体150剥离该载板110,以显露出该模封胶体150的下表面。此外,多个底端子180可设置于该重配置线路层290。
之后,请参阅图5G与图5H,在该平坦面151上安装一顶部封装构造160,并且在该顶部封装构造160与该模封胶体150之间介入一中介转板170,该顶部封装构造160包含多个顶端子161,该中介转板170包含多个中介端子171。在回焊过程中,该多个顶端子161接合至该中介转板170的对应接垫172,该多个中介端子171接合至该多个第一金属柱120的该多个第一顶端面121与该多个第二金属柱130的该多个第二顶端面131。此外,该顶部封装构造160可还包括一芯片162、一密封该芯片162的封胶体163以及一电性连接该芯片162的重配置线路层264。该顶部封装构造160可实质相同于封装堆栈构造的底部封装构造。
因此,本发明的一种柱顶互连的封装堆栈方法实现了中介端子微间距排列的封装堆栈构造的制造,底部封装构造中电镀出各式长度的金属柱并以模封研磨露出金属柱的端面,再搭配中介转板对顶部封装构造的接合,借此解决了避免现有中介端子在利用锡球对接时镕融短接的问题。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例,本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换,均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (10)

1.一种柱顶互连的封装堆栈方法,其特征在于,包含:
提供一载板;
在该载板上电镀形成多个第一金属柱与多个第二金属柱,其中该多个第一金属柱的多个第一顶端面相对于该多个第二金属柱的多个第二顶端面更加远离该载板;
在该载板上设置一芯片;
在该载板上形成一模封胶体,其中该模封胶体密封该芯片、该多个第一金属柱以及该多个第二金属柱;
平坦化研磨该模封胶体的方式,共平面地显露出该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面在该模封胶体的一平坦面;以及
在该平坦面上安装一顶部封装构造,并且在该顶部封装构造与该模封胶体之间介入一中介转板,该顶部封装构造包括多个顶端子,该中介转板包含多个中介端子,在回焊过程中,该多个顶端子接合至该中介转板的对应接垫,该多个中介端子接合至该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面。
2.根据权利要求1所述的柱顶互连的封装堆栈方法,其特征在于,其中该载板为一底部封装构造的线路基板。
3.根据权利要求2所述的柱顶互连的封装堆栈方法,其特征在于,其中该载板的下表面接合有多个底端子。
4.根据权利要求2所述的柱顶互连的封装堆栈方法,其特征在于,其中该多个第一金属柱电镀形成于一防焊层上,该多个第二金属柱电镀形成于该载板的多个基板连接垫上。
5.根据权利要求1所述的柱顶互连的封装堆栈方法,其特征在于,其中该载板为一扇出型晶圆或面板等级封装制程所使用的暂时载板。
6.根据权利要求5所述的柱顶互连的封装堆栈方法,其特征在于,其中该多个第一金属柱电镀形成于一重配置线路层上,该多个第二金属柱电镀形成于该载板上。
7.一种柱顶互连的封装堆栈构造,其特征在于,包含:
多个第一金属柱与多个第二金属柱,电镀形成在一载板上,其中该多个第一金属柱的多个第一顶端面相对于该多个第二金属柱的多个第二顶端面更加远离该载板;
一芯片,设置在该载板上;
一模封胶体,形成在该载板上,其中该模封胶体密封该芯片、该多个第一金属柱以及该多个第二金属柱;其中,以平坦化研磨该模封胶体的方式,共平面地显露出该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面在该模封胶体的一平坦面;以及
一顶部封装构造,安装在该平坦面上,并且在该顶部封装构造与该模封胶体之间介入一中介转板,该顶部封装构造包括多个顶端子,该中介转板包含多个中介端子,在回焊过程中,该多个顶端子接合至该中介转板的对应接垫,该多个中介端子接合至该多个第一金属柱的该多个第一顶端面与该多个第二金属柱的该多个第二顶端面。
8.根据权利要求7所述的柱顶互连的封装堆栈构造,其特征在于,其中该载板为一底部封装构造的线路基板。
9.根据权利要求8所述的柱顶互连的封装堆栈构造,其特征在于,其中该载板的下表面接合有多个底端子。
10.根据权利要求7所述的柱顶互连的封装堆栈构造,其特征在于,其中该模封胶体的下表面接合有多个底端子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341796A (zh) * 2020-02-26 2020-06-26 南通智通达微电子物联网有限公司 一种图像传感器的扇出型封装方法
CN112309998A (zh) * 2019-07-30 2021-02-02 华为技术有限公司 封装器件及其制备方法、电子设备
CN114975418A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921108A (zh) * 2005-08-23 2007-02-28 新光电气工业株式会社 半导体封装及其制造方法
TW201227921A (en) * 2010-12-21 2012-07-01 Powertech Technology Inc Stack structure for packages
KR20150081161A (ko) * 2014-01-03 2015-07-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20160093572A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921108A (zh) * 2005-08-23 2007-02-28 新光电气工业株式会社 半导体封装及其制造方法
TW201227921A (en) * 2010-12-21 2012-07-01 Powertech Technology Inc Stack structure for packages
KR20150081161A (ko) * 2014-01-03 2015-07-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20160093572A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309998A (zh) * 2019-07-30 2021-02-02 华为技术有限公司 封装器件及其制备方法、电子设备
WO2021018156A1 (zh) * 2019-07-30 2021-02-04 华为技术有限公司 封装器件及其制备方法、电子设备
JP2022542308A (ja) * 2019-07-30 2022-09-30 華為技術有限公司 パッケージデバイス及びその製造方法、並びに電子デバイス
JP7430777B2 (ja) 2019-07-30 2024-02-13 華為技術有限公司 パッケージデバイス及びその製造方法、並びに電子デバイス
CN111341796A (zh) * 2020-02-26 2020-06-26 南通智通达微电子物联网有限公司 一种图像传感器的扇出型封装方法
CN114975418A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法
CN114975418B (zh) * 2022-04-29 2024-02-27 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法

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