CN107527877A

CN107527877A - 半导体封装

Info

Publication number: CN107527877A
Application number: CN201710434027.5A
Authority: CN
Inventors: 周哲雅; 洪坤廷; 杨家豪; 陈南诚
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2016-06-15
Filing date: 2017-06-09
Publication date: 2017-12-29
Also published as: EP3399548A1; EP3258486A1; TW201810600A

Abstract

本发明实施例公开了一种半导体封装，该半导体封装纳入了一中介层。其中，该半导体封装包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号。

Description

半导体封装

技术领域

本发明涉及封装技术，尤其涉及一种半导体封装。

背景技术

如本领域技术人员所知，目前已有各式各样的芯片封装技术，例如，球栅阵列(ball grid array，BGA)、线接合(wire-bonding)、倒装芯片(flip chip)等等，用于经由晶粒(die)和基板两者上的接合点来将晶粒安装到基板上。为了确保电子产品或通信装置的小型化和多功能性，要求半导体封装尺寸小、多管脚(pin)连接、高速和高功能性。

由于线接合系统级封装(Wire-bonding System-in-Package，WBSiP)技术能够增大半导体封装的容量，因此WBSiP技术受到了广泛应用。WBSiP涉及将多个芯片堆叠在一起且通过线接合的方式彼此连接。然而，传统的WBSiP会遇到一些问题，举例来说，封装厚度、支撑微间距焊垫的能力以及低电阻值/电感值的效果。

输入输出(Input-Output，I/O)管脚数的增加以及对于高性能集成电路的需求增加促进了倒装芯片封装技术的开发。倒装芯片技术利用在芯片接合垫 (bonding pad)上的凸块(bump)来直接互连至封装媒介，该芯片通过最短路径面朝下地接合至封装媒介。倒装芯片技术不仅可应用于单芯片封装，同时也可应用至更高水平或集成度更高的封装，以及可应用至能容纳多个芯片的复杂基板，以形成更大的功能单元。倒装芯片技术采用面矩阵式(area array)的设计，实现了与装置的最高互连密度以及与封装的电感互连非常低是其优点所在。

但是，现有的倒装芯片技术面临着基板上的凸块节距(bump pitch)限制的挑战。除此之外，因为昂贵的芯片载体基板一般包含1+2+1或者更多的层叠，因此高性能FCBGA(倒装芯片球栅阵列)是昂贵的。由于基板的凸块节距的发展和微缩(shrinkage)明显慢于晶粒微缩(die shrinking)以及管脚数量的增加，因此基板的凸块节距是倒装芯片发展路线的瓶颈所在。甚至在未来，晶粒微缩将超过基板载体上的凸块节距分辨率的微缩。

为了攻克此技术差距的问题，硅中介层(silicon interposer)与TSV(ThroughSilicon Via，硅穿孔)技术，以及微小间距凸块技术是优选的解决方案。但是，上述提及的基于TSV的技术是昂贵的并且涉及复杂的制造工艺。

发明内容

有鉴于此，本发明实施例提供了一种结合了中介层的半导体封装。

本发明实施例提供了一种半导体封装，包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号。

其中，该第一和第二半导体晶粒均为线接合芯片。

其中，该第一半导体晶粒包括：已知合格的动态随机存取存储器或者专用集成电路；以及/或者，该第二半导体晶粒包括：片上系统或者专用集成电路。

其中，该载体基板包括：具有金属走线和树脂的有机封装基板；或者，该中介层包括：硅中介层或者树脂基板中介层。

其中，该中介层包括：接地平面，用于在该第一和第二半导体晶粒之间提供射频屏蔽。

其中，该中介层包括：命令/地址接合垫，重布置接合垫，数据接合垫和内部走线；其中，该内部走线将该命令/地址接合垫或者该数据接合垫电性耦接至该重布置接合垫。

其中，该第一半导体晶粒包括：至少一个命令/地址信号垫，设置在该第一半导体晶粒的第一边缘上，以及至少一个数据信号垫，设置在该第一半导体晶粒的第二边缘上；其中，该第一边缘与该第二边缘相对；其中，该命令/地址接合垫接近该命令/地址信号垫和该第一边缘，该重布置接合垫和该数据接合垫接近该数据信号垫和该第二边缘。

其中，该命令/地址信号垫通过第一接合线电性耦接至该命令/地址接合垫；或者，该数据信号垫通过第二接合线电性耦接至该数据接合垫；或者，该数据信号垫和该重布置接合垫均电性耦接至该载体基板。

其中，该第二半导体晶粒包括：第一和第二输入/输出垫，位于该第二半导体晶粒的主动面上，并且分别用于传送命令/地址信号和数据信号。

其中，该第一和第二输入/输出垫分别通过第三接合线和第四接合线电性耦接至该命令/地址接合垫和该数据接合垫；或者，该第一和第二输入/输出垫均电性耦接至该载体基板。

其中，该第二半导体晶粒直接安装于该载体基板的该第一表面上，该中介层安装于该第二半导体晶粒上，以及该第一半导体晶粒安装于该中介层上。

其中，进一步包括：第一绝缘膜，位于该中介层和该第二半导体晶粒之间；以及第二绝缘膜，位于该中介层和该第一半导体晶粒之间。

其中，该芯片堆叠进一步包括：第三半导体晶粒；以及第三绝缘膜，位于该第三半导体晶粒和该第一半导体晶粒之间。

其中，进一步包括：刚性支撑基板，位于该第二半导体晶粒和该中介层之间。

其中，该第二半导体晶粒为倒装芯片。

本发明实施例提供了一种半导体封装，包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号，其中，该第一半导体晶粒和该第二半导体晶粒中的一个为倒装芯片。

其中，该第二半导体晶粒为该倒装芯片，且该第二半导体晶粒直接安装于该载体基板的该第一表面上，该中介层安装于该第二半导体晶粒上，该第一半导体晶粒安装于该中介层上。

其中，该第一半导体晶粒为已知合格的动态随机存取存储器，该第二半导体晶粒为片上系统。

本发明实施例的有益效果是：

本发明实施例的半导体封装，在其中的第一和第二半导体晶粒之间设置中介层来传送该第一和第二半导体晶粒之间的信号，从而实现在该半导体封装中结合中介层。

附图说明

图1为根据本发明实施例的半导体封装的横截面示意图；

图2为根据本发明另一实施例的半导体封装的横截面示意图；

图3为根据本发明另一实施例的半导体封装的横截面示意图；

图4为根据本发明又另一实施例的半导体封装的横截面示意图；

图5为根据本发明又另一实施例的半导体封装的横截面示意图；

图6为根据本发明又另一实施例的半导体封装的横截面示意图；

图7为根据本发明又另一实施例的半导体封装的横截面示意图；

图8为根据本发明又另一实施例的半导体封装的横截面示意图；

图9为根据本发明又另一实施例的半导体封装的横截面示意图；

图10为根据本发明又另一实施例的半导体封装的横截面示意图；

图11为图7所描绘的半导体封装的变形，其中DRAM芯片堆叠在中介层上。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。

应当理解，尽管这里可以使用术语“第一”、“第二”等来描述各元件、区域、层和/或部分，但是这些元件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、区域、层或部分与另一元件、区域、层或部分区别开。因此，以下讨论的第一元件、区域、层或部分可以被称为第二元件、区域、层或部分而不背离示例性实施例的教导。

为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等空间相对性术语来描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的器件在使用或操作中的不同取向的。例如，如果把附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其它元件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(如旋转90度)，此处所用的空间相对性描述符则做相应解释。

此中使用的术语“水平面(horizontal)”定义为平行于半导体芯片或芯片基板的主平面或主表面的平面，而不论其方向。术语“垂直”是指垂直于刚才定义的“水平面”的方向。当使用诸如“在……上”、“在……下”、“底部”、“顶部”、“侧面(如“侧壁(sidewall)”、“更高的”、“更低的”等术语时，均是指相对于水平面的定义。

术语“系统级封装(SiP)”意味着多个具有各种功能的IC芯片或晶粒封闭在单个模块(封装)内。SoC(System On a Chip，片上系统)指将计算机或其它电子系统的各种元件整合进单个芯片中的集成电路。

本发明实施例涉及一种半导体封装，尤其涉及一种纳入了RDL (RedistributionLayer，重分布层或重分布)中介层的多芯片(或多晶粒)封装。

本发明实施例涉及一种基于非TSV的，合并了RDL中介层(interposer)的三维线接合SIP。诸如SoC和DRAM KGD(Dynamic Random Access Memory known-good-die，已知合格的动态随机存取存储器晶粒)等半导体晶粒垂直地堆叠。SoC和DRAM KGD可以通过经由RDL中介层及/或封装基板的线接合而彼此互连。本发明适用于各类应用，诸如移动电话或IOT(Internet of Things，物联网)。

请参考图1，其为根据本发明实施例的半导体封装1的横截面示意图。

如图1所示，该半导体封装1包括：载体基板10，具有相对的第一表面10a 和第二表面10b。芯片堆叠100设置于该载体基板10的该第一表面10a上。多个焊球50(如BGA球)设置在该载体基板10的该第二表面10b上。对焊球50 进行回焊以将该半导体封装1附着至PCB(Printed Circuit Board，印刷电路板) 或母板(未示出)。

举例而言，该载体基板10可以为有机封装基板，包含金属导线和树脂，诸如BT(bismalemide triazene)环氧树脂或类似物。可以理解的是，可以使用其他材料来形成该载体基板10，例如，陶瓷或塑料。为了简单起见，没有示出载体基板10的内部布线(routing)，其中该内部布线将半导体晶粒的信号电性耦接至该第二表面10b上的焊球50。

该芯片堆叠100包括：半导体晶粒11，直接安装于该载体基板10的该第一表面10a上。该半导体晶粒11通过使用粘合剂来安装于该第一表面10a上，但是本发明并不限制于此。例如，根据本实施例，该半导体晶粒11可以为DRAM KGD，诸如LPDDR3(Low Power DoubleData Rate 3，第三代低功耗双倍资料率)或LPDDR4(第四代低功耗双倍数据率)，但是不限制于此。在一些实施例中，该半导体晶粒可以为ASIC(Application-Specific IntegratedCircuit，专用集成电路)。

根据本实施例，该芯片堆叠100进一步包括：中介层20，诸如RDL中介层。该中介层20可以直接安装在该半导体晶粒11的顶面11a上。该中介层20与该半导体晶粒11的顶面11a部分重叠。例如，该中介层20可以设置在该半导体晶粒11的顶面11a的中央区域上，从而露出半导体晶粒11的外围线接合垫区域。

该中介层20通过使用粘合剂来安装于该顶面11a上，但是不限于此。例如，该中介层20可以包括：硅中介层或者树脂基板中介层。根据本实施例，该中介层20不包括任何的硅通孔或者穿过基板的通孔(through substrate via)。

根据本实施例，该芯片堆叠100进一步包括：半导体晶粒12。例如，该半导体晶粒12可以包括：SOC或ASIC，但是不限制于此。根据实施例，该半导体晶粒12为SOC并且该半导体晶粒11为DRAM KGD。根据本实施例，该半导体晶粒12和该半导体晶粒11均为线接合芯片。另外，根据其他实施例，该半导体晶粒12可以为安装于该中介层20上的倒装芯片半导体晶粒。

该半导体晶粒12可以直接安装于该中介层20的顶面20a上。该半导体晶粒12与该中介层20的顶面20a部分重叠。例如，该半导体晶粒12可以设置在该中介层20的顶面20a的中央区域上，从而露出中介层20的外围线接合垫区域。

通过使用粘合剂，可以将半导体晶粒12的无活性(inactive)的底面粘附至中介层20的顶面20a，但是不限制于此。该半导体晶粒12的主动面(active surface) 朝向上。在该半导体晶粒12的主动面上，布置了多个I/O垫121和122。

根据本实施例，I/O垫121沿半导体晶粒12的第一边缘设置，并且I/O垫 122沿半导体晶粒12的第二边缘设置，其中第一边缘与第二边缘相对。

根据本发明实施例，该半导体封装1可以进一步包括：模塑料(molding compound)30，包封该芯片堆叠100和该载体基板10的顶面10a中未被该芯片堆叠100占据的部分。模塑料30可以经受固化工艺。模塑料30可以包括：环氧树脂和二氧化硅填料(silica filler)的混合物，但不限制于此。

根据本实施例，在半导体晶粒11的顶面11a上，多个接合垫111和112布置在其外围线接合垫区域中。例如，在半导体晶粒11为DRAM KGD的情形中，接合垫111可以包括：CA(Command/Address，命令/地址)信号垫，以及接合垫112可能包括：DQ(数据)接垫。根据本实施例，接合垫111可以沿半导体晶粒11的第一边缘设置，而接合垫112可以沿半导体晶粒11的第二边缘设置，其中第一边缘与第二边缘相对。

根据本实施例，在中介层20的顶面20a上，多个接合垫201，202和203 布置在其外围线接合垫区域中。根据本实施例，接合垫201设置为接近半导体晶粒11的顶面11a上的接合垫111。接合垫202和203设置为接近半导体晶粒 11的顶面11a上的接合垫112。

根据本实施例，接合垫201中的至少一个通过接合线311电性耦接至接合垫111中的至少一个，例如CA信号垫。通过内部走线204，接合垫201可以变更路线和重新布置，从而电性耦接至接近接合垫(DQ垫)202的接合垫203。

用于传送DQ和CA信号并且设置在半导体晶粒12的主动面上的I/O垫122 分别通过接合线412和413分别电性耦接至接合垫202和203。用于传送例如电源或接地信号的I/O垫121通过接合线411电性耦接至载体基板10的第一表面 10a上的接合手指101。

由于中介层20可以在半导体晶粒11和半导体晶粒12之间提供RF(RadioFrequency，射频)屏蔽(如结实的(solid)接地平面205)，因此使用本发明有优势的。本发明实施例改善了半导体封装1的RF性能。当相比于传统的具有 RDL的DDR时，本发明实施例更具有成本效应。

另外，通过在半导体晶粒11和半导体晶粒12之间结合中介层20，因此可以通过中介层20的内部走线204和通过在I/O垫122和重布置的接合垫203之间延伸的接合线413来传送第一半导体晶粒(如DRAM KGD)11的CA信号。可以通过接合线312，接合垫(DQ垫)202和接合线412来传送第一半导体晶粒(如DRAM KGD)11的DQ信号。本发明实施例降低了接合线的长度。

另外，通过在半导体晶粒11和半导体晶粒12之间结合中介层20，可以减轻由于芯片堆叠100中的芯片的不同尺寸所招致的悬垂(overhang)问题。悬垂问题将在以下的图10中做更加详细地描述。

请参考图2，其为根据本发明另一实施例的半导体封装2的横截面示意图，其中类似的符号表示类似的层、元件或区域。

如图2所示，图1的半导体封装1与图2的半导体封装2之间的不同在于：半导体封装2中的芯片堆叠100a进一步包括：位于半导体晶粒(如DRAM KGD) 11和载体基板10之间的半导体晶粒21，诸如DRAM KGD。

根据本实施例，半导体晶粒11可以以阶梯式(stepwise)的形式堆叠于半导体晶粒21上，但是不限制于此。根据本实施例，可以通过使用具有在半导体晶粒11和21之间提供的绝缘膜60的膜包线(Film Over Wire，FOW)技术来将半导体晶粒11堆叠于半导体晶粒21上。绝缘膜60避免半导体晶粒11接触在半导体晶粒21和载体基板10之间延伸的接合线323，以及避免对接合线323的损伤。

根据本实施例，在半导体晶粒21的顶面21a上，多个接合垫211和212布置在其外围线接合垫区域内。例如，接合垫211可以包括：CA(命令/地址)信号垫，以及接合垫212可以包括：DQ(数据)垫。类似地，接合垫211沿半导体晶粒21的第一边缘设置，接合垫212沿半导体晶粒21的第二边缘设置，其中第一边缘与第二边缘相对。

根据本实施例，在中介层20的顶面20a上，多个接合垫201a，201b,202和 203布置在其外围线接合垫区域内。根据本实施例，接合垫201a和201b设置为接近半导体晶粒11的顶面11a上的接合垫111以及半导体晶粒21的顶面21a上的接合垫211。接合垫202和203设置为接近半导体晶粒11的顶面11a上的接合垫112。

根据本实施例，接合垫201a中的至少一个通过接合线311电性耦接至接合垫111中的至少一个，例如，CA信号垫(CA-1)。接合垫201b中的至少一个通过接合线321电性耦接至接合垫211中的至少一个，如CA信号垫(CA-2)。通过内部走线204，可以对接合垫201a和201b重新布线和重新布置，从而电性耦接至接近接合垫(DQ-1+2)202的接合垫203。

用来传送DQ和CA信号并且在半导体晶粒12的主动面上的I/O垫122分别通过接合线412和413电性耦接至接合垫202和203。用于传送例如电源或接地信号的I/O垫121通过接合线411电性耦接至载体基板10的第一表面10a上的接合手指101。

本发明的一个特点是：通过中介层20来对两个DRAM KGD的CA信号垫 (CA-1和CA-2)重新布线和重新布置，以及在中介层20的接近SOC的对应I/O垫的一侧上将该两个DRAMKGD的CA信号垫(CA-1和CA-2)聚合在一起。根据本实施例，发源于半导体晶粒12的I/O垫122的CA信号进入接合垫 203，并进入中介层20的走线204，并且接着从中介层20的接合垫201a和201b 穿出。此后，CA信号分别进入半导体晶粒11的接合垫111和半导体晶粒21的接合垫211。

根据本实施例，每一个接合垫212(DQ-2)通过接合线323电性耦接至载体基板10的第一表面10a上的接合手指102。绝缘膜60可以覆盖接合垫212以及部分地覆盖接合线323。如图2所示，线弧(wire loop)的上部分嵌入于绝缘膜60中。

半导体晶粒11中的每个接合垫112(DQ-1)通过接合线313电性耦接至载体基板10中的第一表面10a上的接合手指103。中介层20上的用来传送DQ信号的每一个接合垫202(DQ-1+2)通过接合线314电性耦接至载体基板10的第一表面10a上的接合手指104。根据本实施例，DQ信号通过载体基板10和中介层20在SOC(半导体晶粒12)和DRAM KGD(半导体晶粒11和21)之间传送。

请参考图3，其为根据本发明另一实施例的半导体封装3的横截面示意图，其中类似的符号表示类似的层、元件或区域。根据该另一实施例，通过中介层 20和载体基板10，CA信号在SOC和DRAM KGD之间传送。

如图3所示，类似地，该半导体封装3包括：载体基板10，具有相对的第一表面10a和第二表面10b。芯片堆叠100设置在该载体基板10的该第一表面10a上。该芯片堆叠100包括：半导体晶粒11，直接安装于该载体基板10的该第一表面10a上；中介层20，直接安装于该半导体晶粒11的顶面11a上；以及半导体晶粒12，直接安装于该中介层20的顶面20a上。

接合垫111，例如半导体晶粒11的CA信号垫，通过接合线331电性耦接至接合手指103，以及该中介层20的接合垫(CA垫)201通过接合线333电性耦接至接合手指102。接合手指103通过载体基板10中的内部走线电性耦接至接合手指102。

接合垫112，例如半导体晶粒11的DQ信号垫，通过接合线332电性耦接至接合手指104，以及该中介层20的接合垫(DQ垫)202通过接合线314电性耦接至接合手指105。接合手指105可以通过载体基板10的内部走线电性耦接至接合手指104。

请参考图4，其为根据本发明又另一实施例的半导体封装4的横截面示意图，其中类似的符号表示类似的层、元件或区域。根据另一实施例，与图1所示的实施例的芯片堆叠相比，本实施例的芯片堆叠具有相反的形式。

如图4所示，该半导体封装4包括：载体基板10，具有相对的第一表面10a 和第二表面10b。芯片堆叠100b设置在载体基板10的该第一表面10a上。该芯片堆叠100b包括：半导体晶粒12，直接安装于载体基板10的第一表面10a上；中介层20，安装于半导体晶粒12上；以及半导体晶粒11，安装于中介层20上。

根据本实施例，绝缘膜61可以设置在半导体晶粒12和中介层20之间，并且绝缘膜62可以设置在中介层20和半导体晶粒11之间。绝缘膜61和62可以通过使用FOW技术来形成。

根据本实施例，诸如SOC等半导体晶粒12放置在芯片堆叠100b的底部，以及诸如DRAM KGD等半导体晶粒11放置在芯片堆叠100b的顶部。半导体晶粒11和12均为线接合芯片。

根据本实施例，用于传送DQ和CA信号的并且设置在半导体晶粒12的主动面上的I/O垫122可以分别通过接合线412和413电性耦接至接合手指102 和103。用于传送例如接地或电源信号的I/O垫121可以通过接合线411电性耦接至载体基板10的第一表面10a上的接合手指101。

根据本实施例，在半导体晶粒11的顶面11a上，多个接合垫111和112布置在其外围线接合垫区域内。例如，在半导体晶粒11为DRAM KGD的情形中，接合垫111可以包括：CA(命令/地址)信号垫，以及接合垫112可以包括：DQ (数据)垫。根据本实施例，接合垫111沿半导体晶粒11的第一边缘设置，以及接合垫112沿半导体晶粒112的第二边缘设置，其中第一边缘与第二边缘相对。

根据本实施例，在中介层20的顶面20a上，多个接合垫201和203设置在其外围线接合垫区域内。根据本实施例，接合垫201设置为接近半导体晶粒11 的顶面11a上的接合垫111。接合垫203设置为接近半导体晶粒11的顶面11a 上的接合垫112。

根据本实施例，接合垫201中的至少一个通过接合线311电性耦接至接合垫111中的至少一个，例如CA信号垫。接合垫201可以通过内部走线204而重新布线和重新布置，从而电性耦接至接合垫203(CA-RDL)。接合垫203通过接合线315电性耦接至载体基板10的第一表面10a上的接合手指104。通过载体基板10的内部走线，接合手指104可以电性耦接至接合手指102，以在半导体晶粒12和11之间传递CA信号。

根据本实施例，接合垫112(例如DQ信号垫)中的至少一个通过接合线313 电性耦接至接合手指105。通过载体基板10的内部走线，接合手指105可以电性耦接至接合手指103，以在半导体晶粒12和11之间传递DQ信号。

请参考图5，其为根据本发明又另一实施例的半导体封装的横截面示意图，其中类似的符号表示类似的层、元件或区域。

如图5所示，图4所示的半导体封装4与图5的半导体封装5之间的不同在于：半导体封装5中的芯片堆叠100c进一步包括：位于半导体晶粒11上方的半导体晶粒21，诸如DRAMKGD。根据本实施例，可以通过使用FOW技术来在半导体晶粒21和11之间提供绝缘膜63，从而使得半导体晶粒21通过该绝缘膜63堆叠在半导体晶粒11上。

根据本实施例，在半导体晶粒21的顶面21a上，多个接合垫211和212布置在其外围线接合垫区域内。例如，接合垫211可以包括：CA信号垫(CA-2), 以及接合垫212可以包括：DQ垫(DQ-2)。类似地，接合垫211沿半导体晶粒 21的第一边缘设置，以及接合垫212沿半导体晶粒21的第二边缘设置，其中第一边缘与第二边缘相对。

根据本实施例，在中介层20的顶面20a上，多个接合垫201a，201b和203 布置在其外围线接合垫区域内。根据本实施例，接合垫(CA-1+2)201a和201b 设置为接近半导体晶粒11的顶面11a上的接合垫111和半导体晶粒21的顶面 21a上的接合垫211。接合垫(CA-RDL)203设置为接近半导体晶粒11的顶面 11a上的接合垫112。

根据本实施例，至少一个接合垫201a通过接合线311电性耦接至至少一个接合垫111，如CA信号垫(CA-1)。至少一个接合垫201b通过接合线321电性耦接至至少一个接合垫211，例如CA信号垫(CA-2)。接合垫201a和201b可以通过内部走线204进行重新布线和重新布置，从而电性耦接至接合垫203。根据本实施例，接合垫203通过接合线315电性耦接至接合手指104。

根据本实施例，半导体晶粒11中的每个接合垫(DQ-1)112可以通过接合线313电性耦接至载体基板10的第一表面10a上的接合手指105。半导体晶粒 21中的每个接合垫(DQ-2)212可以通过接合线323电性耦接至载体基板10的第一表面10a上的接合手指106。

用于传送DQ和CA信号并且设置在半导体晶粒12的主动面上的I/O垫122 可以分别通过接合线412和413电性耦接至接合手指103和102。用于传送例如电源或接地信号的I/O垫121可以通过接合线411电性耦接至载体基板10的第一表面10a上的接合手指101。

请参考图6，其为根据本发明又另一实施例的半导体封装6的横截面示意图，其中类似的符号表示类似的层、元件或区域。根据另一实施例，芯片堆叠具有与图1所示的实施例中的芯片堆叠相反的形式。

图6的半导体封装6类似于图4的半导体封装4，两者之间的不同之外在于：图6的半导体封装6中的半导体晶粒12为倒装芯片。

如图6所示，该半导体封装6包括：载体基板10，具有相对的第一表面10a 和第二表面10b。芯片堆叠100d设置在载体基板10的第一表面10a上。该芯片堆叠100d包括：倒装芯片半导体晶粒12，直接安装于载体基板10的第一表面 10a上；中介层20，安装于半导体晶粒12上；以及半导体晶粒11，安装于中介层20上。绝缘膜62设置在中介层20和半导体晶粒11之间。该绝缘膜62可以通过使用FOW技术来形成。

根据本发明实施例，诸如SOC等半导体晶粒12可以放置在芯片堆叠100d 的底部，以及诸如DRAM KGD等半导体晶粒11可以设置在芯片堆叠100d的顶部。半导体晶粒12可以具有凸起的(bumped)主动面，该主动面通过使用已知的倒装芯片技术而直接面向并连接载体基板10的第一表面10a。

根据本发明实施例，中介层20可以直接设置在半导体晶粒12的无活性表面上。因此，可以节约图4所示的中介层20a和半导体晶粒12之间的绝缘膜。

根据本实施例，分别用来传送DQ和CA信号并且在半导体晶粒12的主动面上的I/O垫122和123没有使用接合线而电性耦接至载体基板10的内部走线。因此，可以缩短信号路径的长度。

根据本实施例，类似地，在半导体晶粒11的顶面11a上，多个接合垫111 和112布置在其外围线接合垫区域内。例如，在半导体晶粒11为DRAM KGD 的情形中，接合垫111可以包括：CA信号垫，以及接合垫112可以包括：DQ 垫。根据本实施例，接合垫111沿半导体晶粒11的第一边缘设置，接合垫112 沿半导体晶粒11的第二边缘设置，其中第一边缘与第二边缘相对。

根据本实施例，在中介层20的顶面20a上，多个接合垫201和203布置在其外围线接合垫区域内。根据本实施例，接合垫201设置为接近半导体晶粒11 的顶面11a上的接合垫111。接合垫203设置为接近半导体晶粒11的顶面11a 上的接合垫112。

根据本实施例，至少一个接合垫201通过接合线311电性耦接至至少一个接合垫111，例如CA信号垫。接合垫201可以通过内部走线204被重新布线和重新布置，以电性耦接至中介层20的相对边缘上的接合垫203(CA-RDL)。

接合垫203通过接合线315电性耦接至载体基板10的第一表面10a上的接合手指104。通过载体基板10的内部走线，接合手指104可以电性耦接至I/O 垫123，以在半导体晶粒12和11之间传送CA信号。

根据本实施例，至少一个接合垫112，如DQ信号垫，通过接合线313电性耦接至接合手指105。通过载体基板10的内部走线，接合手指105可以电性耦接至I/O垫122，以在半导体晶粒11和12之间传递DQ信号。

请参考图7，其为根据本发明又另一实施例的半导体封装7的横截面示意图。其中类似的符号表示类似的层、元件或区域。根据另一实施例，CA信号可以通过中介层20和载体基板10在SOC和DRAM KGD之间传送。

如图7所示，类似地，该半导体封装7包括：与图6相同的芯片堆叠100d。该芯片堆叠100d包括：倒装芯片半导体晶粒12，直接安装在载体基板10的第一表面10a上；中介层20，直接安装在该半导体晶粒12上；以及半导体晶粒11，设置在该中介层20上。尽管在该图中仅示出了一颗DRAM KGD(半导体晶粒 11)，但是可以理解的是，多个DRMA KGD可以设置于中介层20上，如图11 所示。在图11中，两颗DRAM KGD堆叠在中介层20上，即半导体晶粒11和 21。

接合垫111，例如半导体晶粒11的CA信号垫，通过接合线331电性耦接至接合手指101，以及中介层20的接合垫201通过接合线333电性耦接至接合手指102。接合手指101通过载体基板10的内部走线电性耦接至接合手指102。

接合垫112，例如半导体晶粒11的DQ信号垫，通过接合线313电性耦接至接合手指105，以及中介层20的接合垫(CA-RDL)203通过接合线315电性耦接至接合手指104。经由载体基板10的内部走线，接合手指105和104可以分别电性耦接至I/O垫122和123，以在半导体晶粒12和11之间传送DQ信号和CA信号。

请参考图8，其为根据本发明又另一实施例的半导体封装8的横截面示意图，其中类似的符号表示类似的层、元件或区域。

图8的半导体封装8类似于图6的半导体封装6，两者之间的不同在于：该半导体封装8包括：刚性的支撑基板，诸如直接在中介层20下方的虚设(dummy) 硅晶粒。

如图8所示，该半导体封装8包括：载体基板10，具有相对设置的第一表面10a和第二表面10b。芯片堆叠100e设置在载体基板10的第一表面10a上。该芯片堆叠100e包括：倒装芯片半导体晶粒12，直接安装在载体基板10的第一表面10a上；中介层20，安装于半导体晶粒12上；刚性支撑基板80，位于中介层20和半导体晶粒12之间，例如为虚设硅晶粒；以及半导体晶粒11，安装于中介层20上。根据本实施例，没有绝缘膜设置在中介层20和半导体晶粒11之间。此中使用的术语“虚设(dummy)”意味着刚性支撑基板80不在中介层20和半导体晶粒12之间提供任何直接的电连接。

该刚性支撑基板80附着至中介层20的底面，并且可以充当加强板(stiffener) 的功能以及可以对中介层20提供机械支撑，该刚性支撑基板80可以促进线接合工艺并且改善产品良品率。该刚性支撑基板80也可以改善封装的翘曲问题。

根据本实施例，诸如SOC等半导体晶粒12放置在芯片堆叠100e的底部，并且诸如DRAM KGD等半导体晶粒11放置在芯片堆叠100e的顶部。半导体晶粒12可以具有凸出的主动面，该主动面直接面向载体基板10的第一表面10a，并通过使用已知的倒装芯片技术连接至该第一表面10a。根据本实施例，该刚性支撑基板80直接设置在半导体晶粒12的无活性表面上。

根据本实施例，分别用于传送DQ和CA信号并且设置在半导体晶粒12的主动面上的I/O垫122和123没有使用接合线而电性耦接至载体基板10的内部走线。在半导体晶粒11的顶面11a上，多个接合垫111和112布置在其外围线接合垫区域内。例如，在半导体晶粒11为DRAM KGD的情形中，接合垫111 可以包括：CA信号垫，以及接合垫112可以包括：DQ垫。根据本实施例，接合垫111沿半导体晶粒11的第一边缘设置，以及接合垫112沿半导体晶粒11 的第二边缘设置，其中第一边缘相对于第二边缘。

根据本实施例，至少一个接合垫201通过接合线311电性耦接至至少一个接合垫111，例如CA信号垫。接合垫201通过内部走线204而被重新布线以及重新布置，从而电性耦接至中介层20的相对边缘上的接合垫(CA-RDL)203。

根据本实施例，至少一个接合垫112，例如DQ信号垫，通过接合线313电性耦接至接合手指105。通过载体基板10的内部走线，接合手指105可以电性耦接至I/O垫122，以在半导体晶粒12和11之间传送DQ信号。

请参考图9，其为根据本发明又另一实施例的半导体封装9的横截面示意图，其中类似的符号表示相似的层、元件或区域。

图9的半导体封装9类似于图7的半导体封装7，两者之间的不同在于：半导体封装9中示例的SOC为线接合芯片。

如图9所示，类似地，该半导体封装9包括：载体基板10和位于该载体基板10上的芯片堆叠100f。该芯片堆叠100f包括：半导体晶粒12，直接安装于该载体基板10的第一表面10a上；中介层20，设置在该半导体晶粒12上，以及半导体晶粒11，设置于该中介层20上。

根据本实施例，绝缘膜61设置在该半导体晶粒12和中介层20之间，以及绝缘膜62设置在中介层20和该半导体晶粒11之间。绝缘膜61和62可以通过使用FOW技术来形成。

接合垫111，例如半导体晶粒11的CA信号垫，通过接合线331电性耦接至接合手指106，以及中介层20的接合垫201通过接合线333电性耦接至接合手指107。接合手指106通过载体基板10中的内部走线电性耦接至接合手指107。

接合垫112，例如半导体晶粒11的DQ信号垫，通过接合线313电性耦接至接合手指105，以及中介层20的接合垫203通过接合线315电性耦接至接合手指104。

根据本实施例，用于传送DQ和CA信号并且设置在半导体晶粒12的主动面上的I/O垫122分别通过接合线412和413电性耦接至接合手指102和103。用于传送例如电源或接地信号的I/O垫121可以通过接合线411电性耦接至载体基板10的第一表面10a上的接合手指101。

请参考图10，其为根据本发明又另一实施例的半导体封装的横截面示意图，其中相似的符号表示相似的层、元件或区域。

图10的半导体封装7a类似于图7的半导体封装7，两者之间的不同包括： (1)图10的半导体封装7a在中介层20上具有多个DRAM KGD，以及(2) 半导体封装7a中示例的SOC的尺寸小于图10中的其上覆盖(overlying)的 DRAM KGD的尺寸。中介层20可以改善示例的DRAM KGD和示例的SoC之间的悬垂问题。

如图10所示，该半导体封装7a包括：芯片堆叠100g。该芯片堆叠100g包括：倒装芯片半导体晶粒12，直接设置在载体基板10的第一表面10a上；中介层20，直接安装在半导体晶粒12上；半导体晶粒11，设置在中介层20上；以及半导体晶粒21，设置在半导体晶粒11上。其中半导体晶粒11和21均为DRAM KGD。

根据本实施例，绝缘膜61可以设置在半导体晶粒11和中介层20之间，以及绝缘膜62可以设置在半导体晶粒21和11之间。绝缘膜61和62可以通过使用FOW技术来形成。

根据本实施例，半导体晶粒11的尺寸和半导体晶粒21的尺寸大于半导体晶粒12的尺寸。因此，在半导体晶粒11和12之间形成悬垂。在半导体晶粒11 和12之间结合中介层20可以减轻此悬垂问题以及降低线接合的难度。

接合垫(CA-1)111，例如半导体晶粒11的CA信号垫，通过接合线331 电性耦接至接合手指102。接合垫(CA-2)211，例如半导体晶粒21的CA信号垫，通过接合线341电性耦接至接合手指101。中介层20的接合垫201通过接合线333电性耦接至接合手指103。接合手指102和103可以通过载体基板10 中的内部走线电性耦接至接合手指101。

接合垫(DQ-1)112，例如半导体晶粒11的DQ信号垫，通过接合线332 电性耦接至接合手指105。接合垫(DQ-2)212，例如半导体晶粒21的DQ信号垫，通过接合线342电性耦接至接合手指106。中介层20的接合垫(CA-RDL) 203通过接合线314电性耦接至接合手指104。接合手指104～106可以通过载体基板10中的内部走线电性耦接至半导体晶粒12的I/O垫122和123。

请参考图11，其为根据本发明又另一实施例的半导体封装的横截面示意图，其中相似的符号表示相似的层、元件或区域。

如图11所示，该半导体封装包括：载体基板10和位于该载体基板10上的芯片堆叠。该芯片堆叠包括：倒装芯片半导体晶粒12，直接设置在载体基板10 的第一表面10a上；中介层20，直接安装在半导体晶粒12上；半导体晶粒11，设置在中介层20上；以及半导体晶粒21，设置在半导体晶粒11上。其中半导体晶粒11和21均为DRAM KGD。

根据本实施例，半导体晶粒11的尺寸和半导体晶粒21的尺寸小于半导体晶粒12的尺寸。

接合垫(DQ-1)112，例如半导体晶粒11的DQ信号垫，通过接合线313 电性耦接至接合手指105。接合垫(DQ-2)212，例如半导体晶粒21的DQ信号垫，通过接合线342电性耦接至接合手指106。中介层20的接合垫(CA-RDL) 203通过接合线315电性耦接至接合手指104。接合手指104～106可以通过载体基板10中的内部走线电性耦接至半导体晶粒12的I/O垫122和123。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种半导体封装，其特征在于，包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号。

2.如权利要求1所述的半导体封装，其特征在于，该第一和第二半导体晶粒均为线接合芯片。

3.如权利要求1所述的半导体封装，其特征在于，该第一半导体晶粒包括：已知合格的动态随机存取存储器或者专用集成电路；以及/或者，该第二半导体晶粒包括：片上系统或者专用集成电路。

4.如权利要求1所述的半导体封装，其特征在于，该载体基板包括：具有金属走线和树脂的有机封装基板；或者，该中介层包括：硅中介层或者树脂基板中介层。

5.如权利要求1所述的半导体封装，其特征在于，该中介层包括：接地平面，用于在该第一和第二半导体晶粒之间提供射频屏蔽。

6.如权利要求1所述的半导体封装，其特征在于，该中介层包括：命令/地址接合垫，重布置接合垫，数据接合垫和内部走线；其中，该内部走线将该命令/地址接合垫或者该数据接合垫电性耦接至该重布置接合垫。

7.如权利要求6所述的半导体封装，其特征在于，该第一半导体晶粒包括：至少一个命令/地址信号垫，设置在该第一半导体晶粒的第一边缘上，以及至少一个数据信号垫，设置在该第一半导体晶粒的第二边缘上；其中，该第一边缘与该第二边缘相对；其中，该命令/地址接合垫接近该命令/地址信号垫和该第一边缘，该重布置接合垫和该数据接合垫接近该数据信号垫和该第二边缘。

8.如权利要求7所述的半导体封装，其特征在于，该命令/地址信号垫通过第一接合线电性耦接至该命令/地址接合垫；或者，该数据信号垫通过第二接合线电性耦接至该数据接合垫；或者，该数据信号垫和该重布置接合垫均电性耦接至该载体基板。

9.如权利要求7所述的半导体封装，其特征在于，该第二半导体晶粒包括：第一和第二输入/输出垫，位于该第二半导体晶粒的主动面上，并且分别用于传送命令/地址信号和数据信号。

10.如权利要求9所述的半导体封装，其特征在于，该第一和第二输入/输出垫分别通过第三接合线和第四接合线电性耦接至该命令/地址接合垫和该数据接合垫；或者，该第一和第二输入/输出垫均电性耦接至该载体基板。

11.如权利要求1所述的半导体封装，其特征在于，该第二半导体晶粒直接安装于该载体基板的该第一表面上，该中介层安装于该第二半导体晶粒上，以及该第一半导体晶粒安装于该中介层上。

12.如权利要求11所述的半导体封装，其特征在于，进一步包括：第一绝缘膜，位于该中介层和该第二半导体晶粒之间；以及第二绝缘膜，位于该中介层和该第一半导体晶粒之间。

13.如权利要求12所述的半导体封装，其特征在于，该芯片堆叠进一步包括：第三半导体晶粒；以及第三绝缘膜，位于该第三半导体晶粒和该第一半导体晶粒之间。

14.如权利要求11所述的半导体封装，其特征在于，进一步包括：刚性支撑基板，位于该第二半导体晶粒和该中介层之间。

15.如权利要求14所述的半导体封装，其特征在于，该第二半导体晶粒为倒装芯片。

16.一种半导体封装，其特征在于，包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号，其中，该第一半导体晶粒和该第二半导体晶粒中的一个为倒装芯片。

17.如权利要求16所述的半导体封装，其特征在于，该第二半导体晶粒为该倒装芯片，且该第二半导体晶粒直接安装于该载体基板的该第一表面上，该中介层安装于该第二半导体晶粒上，该第一半导体晶粒安装于该中介层上。

18.如权利要求17所述的半导体封装，其特征在于，该第一半导体晶粒为已知合格的动态随机存取存储器，该第二半导体晶粒为片上系统。