CN107507857B - 自对准超结结构及其制备方法 - Google Patents
自对准超结结构及其制备方法 Download PDFInfo
- Publication number
- CN107507857B CN107507857B CN201710678340.3A CN201710678340A CN107507857B CN 107507857 B CN107507857 B CN 107507857B CN 201710678340 A CN201710678340 A CN 201710678340A CN 107507857 B CN107507857 B CN 107507857B
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- doping type
- trench
- intrinsic epitaxial
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
本发明提供一种自对准超结结构及其制备方法,包括如下步骤:1)提供一第一掺杂类型的衬底,并于第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;2)于第一掺杂类型的外延层的上表面形成第一本征外延层;3)于第一本征外延层内形成若干个平行间隔排布的沟槽;4)于沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域;5)于沟槽内形成第二本征外延层;6)将步骤5)得到的结构进行热退火处理。本发明的制备方法相较于现有技术,具有对沟槽线宽要求低、工艺规范宽、工艺兼容性好、产品参数稳定性高及制造成本低等优点。
Description
技术领域
本发明涉及半导体结构技术领域,特别是涉及一种自对准超结结构及其制备方法。
背景技术
超结(Super Junction)结构采用交替的PN结结构取代单一导电类型材料作为漂移区,在漂移区引入了横向电场,使得器件漂移区在较小的关断电压下即可完全耗尽,击穿电压仅与耗尽层厚度及临界电场有关。因此,在相同耐压条件下,超结结构漂移区的掺杂浓度可以提高一个数量级,大大降低了导通电阻。
超结结构能够实现较高的击穿电压关键在于P区域和N区域的电荷平衡,当P区域和N区域的电荷平衡时超结结构可以得到较高的击穿电压,而当P区域和N区域的电荷失去平衡,则会导致击穿电压迅速降低。
目前,超结结构的形成方法为:先在衬底上形成N型(或P型)外延层,并在所述N型(或P型)外延层内形成沟槽;然后再在所述沟槽内形成P型(或N型)填充层以得到超结结构。然而,上述超结结构的制备方法为了实现P区域和N区域的电荷平衡,需要严格控制N型(或P型)外延层浓度、沟槽刻蚀宽度、P型(或N型)填充层浓度等关键参数,并要求这些参数之间相互匹配。然而,对上述关键参数控制要求严格,工艺难度大且工艺兼容性小,使得最终产品的参数波动比较大。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种自对准超结结构及其制备方法,用于解决现有的超结结构的制备方法存在的N型(或P型)外延层浓度、沟槽刻蚀宽度、P型(或N型)填充层浓度等关键参数控制要求严格、工艺难度大且工艺兼容性小,使得最终产品的参数波动比较大等问题。
为实现上述目的及其他相关目的,本发明提供一种自对准超结结构的制备方法,所述自对准超结结构的制备方法包括如下步骤:
1)提供一第一掺杂类型的衬底,并于所述第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;
2)于所述第一掺杂类型的外延层的上表面形成第一本征外延层;
3)于所述第一本征外延层内形成若干个平行间隔排布的沟槽,所述沟槽自上至下贯穿所述第一本征外延层,且所述沟槽的底部延伸至所述第一掺杂类型的外延层内;
4)于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域,所述第一掺杂类型区域及所述第二掺杂类型区域均自上至下贯穿所述第一本征外延层,所述第一掺杂类型区域内离子的电荷类型与所述第二掺杂类型区域内离子的电荷类型相反,且所述第一掺杂类型区域内的电荷总量与所述第二掺杂类型区域内的电荷总量相同;
5)于所述沟槽内形成第二本征外延层,所述第二本征外延层填满所述沟槽;
6)将步骤5)得到的结构进行热退火处理,以得到若干个沿平行于所述第一本征外延层上表面的方向交替排布的第一掺杂类型区域及第二掺杂类型区域。
优选地,步骤1)中,所述第一掺杂类型的衬底为重掺杂衬底。
优选地,步骤3)中,于所述第一本征外延层内形成若干个平行间隔排布的沟槽包括如下步骤:
3-1)于所述第一本征外延层的上表面形成掩膜层;
3-2)采用光刻刻蚀所述掩膜层,以在所述掩膜层内形成开口,所述开口定义出沟槽的形状及位置;
3-3)依据所述掩膜层刻蚀所述第一本征外延层,以在所述本征外延层内形成所述沟槽。
优选地,步骤3)中形成的所述沟槽包括相对的第一侧壁及第二侧壁,步骤4)中,于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域包括如下步骤:
4-1)依据所述掩膜层自所述沟槽的第一侧壁向所述第一本征外延层内注入第一掺杂类型的离子,以在所述第一本征外延层内形成所述第一掺杂类型区域;
4-2)依据所述掩膜层自所述沟槽的第二侧壁向所述第一本征外延层内注入第二掺杂类型的离子,以在所述第一本征外延层内形成所述第二掺杂类型区域。
优选地,步骤4-1)中,采用倾斜角注入的方式自所述沟槽的第一侧壁向所述第一本征外延层内注入第一掺杂类型的离子;步骤4-2)中,采用倾斜角注入的方式自所述沟槽的第二侧壁向所述第一本征外延层内注入第二掺杂类型的离子。
优选地,步骤4-1)中,离子注入方向与所述沟槽第一侧壁的夹角与所述沟槽的深度及宽度的关系式为:其中,θ1为离子注入方向与所述沟槽第一侧壁的夹角,d为所述沟槽的宽度,h为所述沟槽的深度;步骤4-2)中,离子注入方向与所述沟槽第二侧壁的夹角与所述沟槽的深度及宽度的关系式为其中,θ2为离子注入方向与所述沟槽第二侧壁的夹角,d为所述沟槽的宽度,h为所述沟槽的深度。
优选地,步骤5)包括如下步骤:
5-1)采用外延工艺于所述沟槽内形成所述第二本征外延层,所述第二本征外延层填满所述沟槽并延伸至所述沟槽及所述掩膜层的上方;
5-2)去除位于所述沟槽上方的所述第二本征外延层及所述掩膜层,使得保留的所述第二本征外延层的上表面与所述第一本征外延层的上表面相平齐。
优选地,步骤3)中形成的所述沟槽的宽度为1μm~30μm,形成的所述沟槽的深度为30μm~60μm;相邻所述沟槽之间的间距为1μm~30μm;步骤6)中,热退火处理的温度为大于或等于1000℃,热退火处理的时间为0h~10h。
优选地,所述第一掺杂类型为N型,所述第二掺杂类型为P型。
优选地,所述第一掺杂类型为P型,所述第二掺杂类型为N型。
本发明还提供一种自对准超结结构,所述自对准超结结构由上述任一方案中所述的制备方法制备而得到。
如上所述,本发明的自对准超结结构及其制备方法,具有以下有益效果:本发明的自对准超结结构的制备方法通过现在第一本征外延层内形成沟槽,并在沟槽两侧分别形成电荷类型相反、电荷总量相同的第一掺杂类型区域和第二掺杂类型区域,再在所述沟槽内形成第二本征外延层后通过热退火工艺即可得到电荷平衡的、交替排布的第一掺杂类型区域及第二掺杂类型区域;本发明的制备方法相较于现有技术,具有对沟槽线宽要求低、工艺规范宽、工艺兼容性好、产品参数稳定性高及制造成本低等优点。
附图说明
图1显示为本发明实施例一中提供的自对准超结结构的制备方法的流程图。
图2至图10显示为本发明实施例一中提供的自对准超结结构的制备方法的中的各步骤对应的结构示意图。
元件标号说明
1 第一掺杂类型的衬底
2 第一掺杂类型的外延层
3 第一本征外延层
4 沟槽
5 第一掺杂类型区域
6 第二掺杂类型区域
7 第二本征外延层
8 掩膜层
9 开口
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
实施例一
请参阅图1,本实施例提供一种自对准超结结构的制备方法,所述自对准超结结构的制备方法包括如下步骤:
1)提供一第一掺杂类型的衬底,并于所述第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;
2)于所述第一掺杂类型的外延层的上表面形成第一本征外延层;
3)于所述第一本征外延层内形成若干个平行间隔排布的沟槽,所述沟槽自上至下贯穿所述第一本征外延层,且所述沟槽的底部延伸至所述第一掺杂类型的外延层内;
4)于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域,所述第一掺杂类型区域及所述第二掺杂类型区域均自上至下贯穿所述第一本征外延层,所述第一掺杂类型区域内离子的电荷类型与所述第二掺杂类型区域内离子的电荷类型相反,且所述第一掺杂类型区域内的电荷总量与所述第二掺杂类型区域内的电荷总量相同;
5)于所述沟槽内形成第二本征外延层,所述第二本征外延层填满所述沟槽;
6)将步骤5)得到的结构进行热退火处理,以得到若干个沿平行于所述第一本征外延层上表面的方向交替排布的第一掺杂类型区域及第二掺杂类型区域。
在步骤1)中,请参阅图1中的S1步骤及图2,提供一第一掺杂类型的衬底1,并于所述第一掺杂类型的衬底1的上表面形成第一掺杂类型的外延层2。
作为示例,所述第一掺杂类型的衬底1可以为但不仅限于掺杂有第一掺杂类型离子的硅衬底。所述第一掺杂类型的衬底1可以为采用离子注入工艺在衬底中注入第一掺杂类型的离子而形成的衬底。
作为示例,所述第一掺杂类型的衬底1为重掺杂的衬底。即所述衬底1内掺杂的第一掺杂类型离子的浓度大于1×1016/cm3。
在一示例中,可以先采用外延工艺在所述第一掺杂类型的衬底1的上表面形成本征外延层,然后再通过离子注入工艺在所述本征外延层内注入第一掺杂类型的离子以形成所述第一掺杂类型的外延层2。
在另一示例中,可以采用外延工艺直接在所述第一掺杂类型的衬底1的上表面外延形成所述第一掺杂类型的外延层2。
请参阅图1中的S2步骤及图3,于所述第一掺杂类型的外延层2的上表面形成第一本征外延层3。
作为示例,采用外延工艺于所述第一掺杂类型的外延层2的上表面形成所述第一本征外延层3。所述第一本征外延层3的厚度远远大于所述第一掺杂类型的外延层2的厚度。
在步骤3)中,请参阅图1中的S3步骤及图4至图5,于所述第一本征外延层3内形成若干个平行间隔排布的沟槽4,所述沟槽4自上至下贯穿所述第一本征外延层3,且所述沟槽4的底部延伸至所述第一掺杂类型的外延层2内。
作为示例,于所述第一本征外延层3内形成若干个平行间隔排布的沟槽4包括如下步骤:
3-1)于所述第一本征外延层3的上表面形成掩膜层8;
3-2)采用光刻刻蚀所述掩膜层8,以在所述掩膜层8内形成开口9,所述开口9定义出沟槽的形状及位置,如图4所示;
3-3)依据所述掩膜层8刻蚀所述第一本征外延层3,以在所述本征外延层3内形成所述沟槽4,如图5所示。
作为示例,所述沟槽4自上至下贯穿所述第一本征外延层3是指所述沟槽4的深度等于所述第一本征外延层3的厚度。
作为示例,所述沟槽4的宽度和深度可以根据实际需要进行设定,优选地,本实施例中,所述沟槽4的宽度为1μm~30μm,所述沟槽4的深度为30μm~60μm。
作为示例,相邻所述沟槽4之间的间距可以根据实际需要进行设定,优选地,相邻所述沟槽4之间的间距为1μm~30μm;更为优选地,本实施例中,相邻所述沟槽4之间的间距与所述沟槽4的宽度相同。当然,在其他示例中,相邻所述沟槽4之间的间距也可以与所述沟槽4的宽度不同。
在步骤4)中,请参阅图1中的S4步骤及图6至图7,于所述沟槽4相对两侧的第一本征外延层3内分别形成第一掺杂类型区域5及第二掺杂类型区域6,所述第一掺杂类型区域5及所述第二掺杂类型区域6均自上至下贯穿所述第一本征外延层3,且所述第一掺杂类型区域5内离子的电荷类型与所述第二掺杂类型区域6内离子的电荷类型相反,且所述第一掺杂类型区域5内的电荷总量与所述第二掺杂类型区域6内的电荷总量相同。
作为示例,步骤3)中形成的所述沟槽4包括相对的第一侧壁及第二侧壁,于所述沟槽4相对两侧的第一本征外延层3内分别形成第一掺杂类型区域5及第二掺杂类型区域6包括如下步骤:
4-1)依据所述掩膜层8自所述沟槽4的第一侧壁向所述第一本征外延层3内注入第一掺杂类型的离子,以在所述第一本征外延层3内形成所述第一掺杂类型区域5;
4-2)依据所述掩膜层8自所述沟槽4的第二侧壁向所述第一本征外延层3内注入第二掺杂类型的离子,以在所述第一本征外延层3内形成所述第二掺杂类型区域6;该步骤中,向所述第一本征外延层3内注入第二掺杂类型离子的类型与步骤4-1)中向所述第一本征外延层3内注入第一掺杂类型离子的类型相反,且该步骤形成的所述第二掺杂类型区域6内的电荷总量与步骤4-1)中形成的所述第一掺杂类型区域5内的电荷总量相同。
作为示例,步骤4-1)中,采用倾斜角注入的方式自所述沟槽43的第一侧壁向所述第一本征外延层内注入第一掺杂类型的离子;步骤4-2)中,采用倾斜角注入的方式自所述沟槽4的第二侧壁向所述第一本征外延层3内注入第二掺杂类型的离子。
具体的,步骤4-1)中,离子注入方向与所述沟槽4第一侧壁的夹角与所述沟槽4的深度及宽度的关系式为:其中,θ1为离子注入方向与所述沟槽4第一侧壁的夹角,d为所述沟槽4的宽度,h为所述沟槽4的深度;步骤4-2)中,离子注入方向与所述沟槽4第二侧壁的夹角与所述沟槽4的深度及宽度的关系式为其中,θ2为离子注入方向与所述沟槽4第二侧壁的夹角,d为所述沟槽4的宽度,h为所述沟槽4的深度。离子注入方向与所述沟槽4第一侧壁的夹角与所述沟槽4的深度及宽度满足上述关系式,可以确保离子可以自所述沟槽4的整个第一侧壁及整个第二侧壁向所述第一本征外延层3内注入第一掺杂类型的离子及第二掺杂类型的离子。
需要说明的是,图6及图7中的箭头表示离子注入的方向。
在步骤5)中,请参阅图1中的S5步骤及图8至图9,于所述沟槽4内形成第二本征外延层7,所述第二本征外延层7填满所述沟槽4。
于所述沟槽4内形成第二本征外延层7包括如下步骤:
5-1)采用外延工艺于所述沟槽4内形成所述第二本征外延层7,所述第二本征外延层7填满所述沟槽4并延伸至所述沟槽4及所述掩膜层8的上方,如图8所示;
5-2)采用化学机械研磨工艺(CMP)或刻蚀工艺去除位于所述沟槽4上方的所述第二本征外延层7及所述掩膜层8,使得保留的所述第二本征外延层7的上表面与所述第一本征外延层3的上表面相平齐。
当然,在其他示例中,也可以采用外延工艺于所述沟槽4内直接形成上表面与所述第一本征外延层3的上表面相平齐的第二本征外延层7。
在步骤6)中,请参阅图1中的S6步骤及图10,将步骤5)得到的结构进行热退火处理,以得到若干个沿平行于所述第一本征外延层3上表面的方向交替排布的第一掺杂类型区域5及第二掺杂类型区域6。
作为示例,将步骤5)得到的结构置于炉管内进行热退火处理,将步骤5)中得到的结构内的第一掺杂类型区域5及第二掺杂类型区域6推进到相接的位置,以得到若干个彼此相邻接、且沿平行于所述第一本征外延层3上表面的方向交替排布的第一掺杂类型区域5及第二掺杂类型区域6。
作为示例,热退火处理的温度为大于或等于1000℃,热退火处理的时间为0h~10h。
在一示例中,上述各步骤中,所述第一掺杂类型为N型,所述第二掺杂类型为P型。
在另一示例中,上述各步骤中,所述第一掺杂类型为P型,所述第二掺杂类型为N型。
实施例二
请继续参阅图1至图10,本实施例提供一种自对准超结结构,所述自对准超结结构由实施例一中所述的制备方法制备而得到。
综上所述,本发明的自对准超结结构及其制备方法,包括如下步骤:1)提供一第一掺杂类型的衬底,并于所述第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;2)于所述第一掺杂类型的外延层的上表面形成第一本征外延层;3)于所述第一本征外延层内形成若干个平行间隔排布的沟槽,所述沟槽自上至下贯穿所述第一本征外延层;4)于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域,所述第一掺杂类型区域及所述第二掺杂类型区域均自上至下贯穿所述第一本征外延层;5)于所述沟槽内形成第二本征外延层,所述第二本征外延层填满所述沟槽;6)将步骤5)得到的结构进行热退火处理,以得到若干个沿平行于所述第一本征外延层上表面的方向交替排布的第一掺杂类型区域及第二掺杂类型区域。本发明的自对准超结结构的制备方法通过现在第一本征外延层内形成沟槽,并在沟槽两侧分别形成电荷类型相反、电荷总量相同的第一掺杂类型区域和第二掺杂类型区域,再在所述沟槽内形成第二本征外延层后通过热退火工艺即可得到电荷平衡的、交替排布的第一掺杂类型区域及第二掺杂类型区域;本发明的制备方法相较于现有技术,具有对沟槽线宽要求低、工艺规范宽、工艺兼容性好、产品参数稳定性高及制造成本低等优点。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种自对准超结结构的制备方法,其特征在于,所述自对准超结结构的制备方法包括如下步骤:
1)提供一第一掺杂类型的衬底,并于所述第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;
2)于所述第一掺杂类型的外延层的上表面形成第一本征外延层;
3)于所述第一本征外延层内形成若干个平行间隔排布的沟槽,所述沟槽自上至下贯穿所述第一本征外延层,且所述沟槽的底部延伸至所述第一掺杂类型的外延层内;
4)于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域,所述第一掺杂类型区域及所述第二掺杂类型区域均自上至下贯穿所述第一本征外延层,所述第一掺杂类型区域内离子的电荷类型与所述第二掺杂类型区域内离子的电荷类型相反,且所述第一掺杂类型区域内的电荷总量与所述第二掺杂类型区域内的电荷总量相同;
5)于所述沟槽内形成第二本征外延层,所述第二本征外延层填满所述沟槽;
6)将步骤5)得到的结构进行热退火处理,以得到若干个沿平行于所述第一本征外延层上表面的方向交替排布的第一掺杂类型区域及第二掺杂类型区域。
2.根据权利要求1所述的自对准超结结构的制备方法,其特征在于,步骤1)中,所述第一掺杂类型的衬底为重掺杂衬底。
3.根据权利要求1所述的自对准超结结构的制备方法,其特征在于,步骤3)中,于所述第一本征外延层内形成若干个平行间隔排布的沟槽包括如下步骤:
3-1)于所述第一本征外延层的上表面形成掩膜层;
3-2)采用光刻刻蚀所述掩膜层,以在所述掩膜层内形成开口,所述开口定义出沟槽的形状及位置;
3-3)依据所述掩膜层刻蚀所述第一本征外延层,以在所述本征外延层内形成所述沟槽。
4.根据权利要求1所述的自对准超结结构的制备方法,其特征在于,步骤3)中形成的所述沟槽包括相对的第一侧壁及第二侧壁,步骤4)中,于所述沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域包括如下步骤:
4-1)依据掩膜层自所述沟槽的第一侧壁向所述第一本征外延层内注入第一掺杂类型的离子,以在所述第一本征外延层内形成所述第一掺杂类型区域;
4-2)依据所述掩膜层自所述沟槽的第二侧壁向所述第一本征外延层内注入第二掺杂类型的离子,以在所述第一本征外延层内形成所述第二掺杂类型区域。
5.根据权利要求4所述的自对准超结结构的制备方法,其特征在于,步骤4-1)中,采用倾斜角注入的方式自所述沟槽的第一侧壁向所述第一本征外延层内注入第一掺杂类型的离子;步骤4-2)中,采用倾斜角注入的方式自所述沟槽的第二侧壁向所述第一本征外延层内注入第二掺杂类型的离子。
7.根据权利要求4所述的自对准超结结构的制备方法,其特征在于,步骤5)包括如下步骤:
5-1)采用外延工艺于所述沟槽内形成所述第二本征外延层,所述第二本征外延层填满所述沟槽并延伸至所述沟槽及所述掩膜层的上方;
5-2)去除位于所述沟槽上方的所述第二本征外延层及所述掩膜层,使得保留的所述第二本征外延层的上表面与所述第一本征外延层的上表面相平齐。
8.根据权利要求1所述的自对准超结结构的制备方法,其特征在于,步骤3)中形成的所述沟槽的宽度为1μm~30μm,形成的所述沟槽的深度为30μm~60μm;相邻所述沟槽之间的间距为1μm~30μm;步骤6)中,热退火处理的温度为大于或等于1000℃,热退火处理的时间为0h~10h。
9.根据权利要求1至8中任一项所述的自对准超结结构的制备方法,其特征在于,所述第一掺杂类型为N型,所述第二掺杂类型为P型。
10.根据权利要求1至8中任一项所述的自对准超结结构的制备方法,其特征在于,所述第一掺杂类型为P型,所述第二掺杂类型为N型。
11.一种自对准超结结构,其特征在于,所述自对准超结结构由权利要求1至10中任一项所述的制备方法制备而得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710678340.3A CN107507857B (zh) | 2017-08-10 | 2017-08-10 | 自对准超结结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710678340.3A CN107507857B (zh) | 2017-08-10 | 2017-08-10 | 自对准超结结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107507857A CN107507857A (zh) | 2017-12-22 |
| CN107507857B true CN107507857B (zh) | 2020-06-19 |
Family
ID=60690564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710678340.3A Active CN107507857B (zh) | 2017-08-10 | 2017-08-10 | 自对准超结结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107507857B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447505B (zh) * | 2019-09-03 | 2022-11-22 | 华润微电子(重庆)有限公司 | 自平衡超结结构及其制备方法 |
| CN111354780A (zh) * | 2020-03-19 | 2020-06-30 | 浙江大学 | 一种带有反型注入侧壁的超级结终端及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1279822A (zh) * | 1998-07-23 | 2001-01-10 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN103247534A (zh) * | 2012-02-14 | 2013-08-14 | 茂达电子股份有限公司 | 具有超级结的功率晶体管组件的制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9171949B1 (en) * | 2014-09-24 | 2015-10-27 | Alpha And Omega Semiconductor Incorporated | Semiconductor device including superjunction structure formed using angled implant process |
-
2017
- 2017-08-10 CN CN201710678340.3A patent/CN107507857B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1279822A (zh) * | 1998-07-23 | 2001-01-10 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN103247534A (zh) * | 2012-02-14 | 2013-08-14 | 茂达电子股份有限公司 | 具有超级结的功率晶体管组件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107507857A (zh) | 2017-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101876573B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN102769037B (zh) | 减少表面电场的结构及横向扩散金氧半导体元件 | |
| TWI533455B (zh) | Semiconductor device and manufacturing method thereof | |
| CN102169902B (zh) | 一种深槽和深注入型超结器件 | |
| US8785306B2 (en) | Manufacturing methods for accurately aligned and self-balanced superjunction devices | |
| CN103730372B (zh) | 一种可提高器件耐压的超结制造方法 | |
| CN104637821B (zh) | 超级结器件的制造方法 | |
| CN105590844B (zh) | 超结结构深沟槽的制造方法 | |
| CN111989778A (zh) | 小间距超结mosfet结构和方法 | |
| US9431286B1 (en) | Deep trench with self-aligned sinker | |
| CN106158922A (zh) | 一种超结半导体器件的外延片及其制作方法 | |
| CN110212015A (zh) | 超结器件结构及其制备方法 | |
| CN105633153A (zh) | 超级结半导体器件及其形成方法 | |
| CN104103518B (zh) | 半导体功率器件的制作方法 | |
| CN107507857B (zh) | 自对准超结结构及其制备方法 | |
| JP7135422B2 (ja) | 半導体装置の製造方法 | |
| CN112447505B (zh) | 自平衡超结结构及其制备方法 | |
| CN104183626A (zh) | 超结半导体器件的终端结构及其制造方法 | |
| CN104201099B (zh) | 超结器件制备工艺 | |
| CN104900697A (zh) | 半导体装置及其制作方法 | |
| CN103730355B (zh) | 一种超结结构的制造方法 | |
| CN107275221A (zh) | 超级结器件的制造方法 | |
| CN104037206B (zh) | 超级结器件及制造方法 | |
| CN114530415B (zh) | 气体掺杂物掺杂的深沟槽超级结高压mosfet | |
| CN103022087A (zh) | 一种半导体晶片及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 401331 No. 25 Xiyong Avenue, Shapingba District, Chongqing Applicant after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Applicant before: China Aviation (Chongqing) Microelectronics Co., Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |