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CN107437562B - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

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CN107437562B
CN107437562B CN201610364768.6A CN201610364768A CN107437562B CN 107437562 B CN107437562 B CN 107437562B CN 201610364768 A CN201610364768 A CN 201610364768A CN 107437562 B CN107437562 B CN 107437562B
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Abstract

一种半导体器件的形成方法，包括：提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的第一开口；在所述第一开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一阻挡层；在所述第一阻挡层上形成N型功函数层，所述N型功函数层内含有Al离子；对所述N型功函数层进行退火处理，使所述Al离子向所述第一阻挡层内扩散；在进行所述退火处理后，在所述N型功函数层上形成填充满所述第一开口的金属栅极。本发明降低NMOS区域的等效功函数值，进而改善形成的半导体器件的电学性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，改善形成的半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的第一开口；在所述第一开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一阻挡层；在所述第一阻挡层上形成N型功函数层，所述N型功函数层内含有Al离子；对所述N型功函数层以及第一阻挡层进行退火处理，使所述Al离子向所述第一阻挡层内扩散；在进行所述退火处理后，在所述N型功函数层上形成填充满所述第一开口的金属栅极。
可选的，所述退火处理的工艺参数包括：退火温度为350℃～450℃，退火时长为1.5h～2.5h，在N2、He或Ar氛围下进行。
可选的，所述退火处理适于降低所述第一阻挡层的材料功函数值；在进行所述退火处理之后，部分厚度或全部厚度的第一阻挡层转化为含Al的第一阻挡层。
可选的，在进行所述退火处理之前，还包括步骤，在所述N型功函数层上形成第二阻挡层；在进行退火处理过程中，所述Al离子向所述第二阻挡层内扩散。
可选的，所述第一阻挡层的材料为TiN或TaN；所述第二阻挡层的材料为TiN或TaN。
可选的，所述第一阻挡层的厚度为15埃～70埃；所述第二阻挡层的厚度为20埃～40埃。
可选的，所述N型功函数层的材料为TiAl、TiAlN、TiAlC或AlN。
可选的，所述N型功函数层中Al离子的摩尔百分比为30％～80％。
可选的，所述N型功函数层的厚度为10埃～50埃。
可选的，在形成所述高k栅介质层之前，在所述第一开口底部上形成界面层。
可选的，所述界面层包括热氧化层以及位于热氧化层上的化学氧化层；形成所述界面层的工艺步骤包括：在所述第一开口底部上形成化学氧化层；对所述化学氧化层进行含氧氛围下的退火处理，在所述第一开口底部与化学氧化层之间形成热氧化层。
可选的，所述基底还包括PMOS区域，其中，所述PMOS区域层间介质层内形成有贯穿所述层间介质层的第二开口；所述第二开口底部上形成有高k栅介质层；所述第二开口的高k栅介质层上形成有P型功函数层；所述金属栅极还位于所述P型功函数层上且填充满所述第二开口。
可选的，形成所述高k栅介质层、P型功函数层、第一阻挡层、N型功函数层以及金属栅极的工艺步骤包括：在所述第一开口的底部和侧壁上、以及第二开口的底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一功函数层；刻蚀去除位于所述第一开口内的第一功函数层，露出所述第一开口内的高k栅介质层表面；在所述第一开口的高k栅介质层上、以及第二开口的第一功函数层上形成第二功函数层，其中，第一开口内的第二功函数层作为所述第一阻挡层，第二开口内的第二功函数层以及第一功函数层作为所述P型功函数层；在所述第一阻挡层上形成所述N型功函数层；在进行所述退火处理后，形成填充满所述第一开口和第二开口的金属栅极。
可选的，所述N型功函数层还位于所述P型功函数层上。
可选的，在进行所述退火处理之前，刻蚀去除位于所述P型功函数层上的N型功函数层。
可选的，所述第一功函数层的材料为TiN、TaN、TaSiN或TiSiN；所述第二功函数层的材料为TiN或TiN。
可选的，所述第一功函数层的厚度为15埃～40埃；所述第二功函数层的厚度为15埃～70埃。
可选的，所述高k栅介质层还位于层间介质层顶部；在形成所述金属栅极之后，还包括步骤：去除高于所述层间介质层顶部的金属栅极、N型功函数层、第一功函数层、第二功函数层以及高k栅介质层。
可选的，所述金属栅极的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，在NMOS区域层间介质层的第一开口内依次形成高k栅介质层、位于高k栅介质层上的第一阻挡层、位于第一阻挡层上的N型功函数层；其中，所述第一阻挡层阻挡N型功函数层内的Al离子向高k栅介质层扩散，起到保护高k栅介质层的作用。并且，本发明还对N型功函数层以及第一阻挡层进行退火处理，以使Al离子向第一阻挡层内扩散，使得第一阻挡层的材料功函数值降低，从而降低NMOS区域的等效功函数值，减小或避免所述第一阻挡层入的阈值电压翻转的问题，改善形成的半导体器件的电学性能。
可选方案中，在进行退火处理之前，在N型功函数层上形成第二阻挡层，第二阻挡层阻挡金属栅极内易扩散离子向N型功函数层内扩散，起到保护N型功函数层的作用，且Al离子向第二阻挡层扩散，有利于提高第二阻挡层阻挡金属栅极内易扩散离子向N型功函数层内扩散的能力。
可选方案中，所述退火处理的工艺参数包括：退火温度为350℃～450℃，退火时长为1.5h～2.5h，在N2、He或Ar氛围下进行，所述退火温度以及退火时长适中，使得Al离子扩散进入第一阻挡层以及第二阻挡层的量适中，保证退火处理后N型功函数层的材料仍具有较低功函数值，且避免Al离子扩散至高k栅介质层内。
附图说明
图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待进一步提高。
经研究发现，为了满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的栅极结构中的功函数(WF，WorkFunction)层材料，NMOS管中的N型功函数层的材料可称为N型功函数材料，PMOS管中的P型功函数层的材料可称为P型功函数材料。对于NMOS管而言，N型功函数层的材料中具有易于向高k栅介质层内扩散的离子，为此在形成N型功函数层之前先形成第一阻挡层，阻挡所述离子向高k栅介质层内扩散。并且金属栅极中也具有易于向N型功函数层中扩散的离子，为此在所述N型功函数层与金属栅极之间也需要形成第二阻挡层，阻挡离子向N型功函数层中扩散。
随着器件尺寸的不断缩小，第一阻挡层与沟道区之间的距离越来越近，所述第一阻挡层对沟道区的影响随之变大。因此，第一阻挡层对NMOS管栅极结构的等效功函数值(effective work function)的影响越来越严重。对于NMOS管而言，所述第一阻挡层的材料功函数值大于N型功函数层的材料功函数值，因此随着器件尺寸的减小NMOS管栅极结构的等效功函数值将变大，造成NMOS管的阈值电压翻转(Vt roll up)，影响器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的第一开口；在所述第一开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一阻挡层；在所述第一阻挡层上形成N型功函数层，所述N型功函数层内含有Al离子；；对所述N型功函数层以及第一阻挡层进行退火处理，使所述Al离子向所述第一阻挡层以及第二阻挡层内扩散；在进行所述退火处理后，在所述N型功函数层上形成填充满所述第一开口的金属栅极。
本发明对N型功函数层以及第一阻挡层进行退火处理，以使Al离子向第一阻挡层内扩散，使得第一阻挡层的材料功函数值降低，从而降低NMOS区域的等效功函数值，减小或避免所述第一阻挡层引入的阈值电压翻转的问题，改善形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供包括NMOS区域I的基底，所述基底上形成有层间介质层204，且位于NMOS区域I的层间介质层204内具有贯穿层间介质层204的第一开口210。
本实施例中，以形成的半导体结构为鳍式场效应管为例，所述基底包括：衬底201、以及位于衬底201表面的鳍部202。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。
本实施例中，形成所述衬底201、鳍部202的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底201，位于衬底201表面的凸起作为鳍部202。
所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述隔离层203作为CMOS器件的隔离结构。所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
本实施例中，以形成的半导体器件为CMOS器件为例，所述基底还包括PMOS区域II，其中，PMOS区域II层间介质层204内形成有贯穿层间介质层204的第二开口220。在其他实施例中，形成的半导体器件为NMOS器件时，所述基底仅包括NMOS区域。
在另一实施例中，形成的半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，III-V族化合物衬底为氮化镓衬底或砷化镓衬底。
所述第一开口210暴露出NMOS区域I部分基底表面。本实施例中，所述第一开口210暴露出NMOS区域I部分鳍部202表面以及隔离层203表面，所述第一开口210为后续形成第一栅极结构预留空间位置。所述第二开口220暴露出PMOS区域II部分基底表面，本实施例中，所述第二开口220暴露出PMOS区域II部分鳍部202表面以及隔离层203表面，所述第二开口220为后续形成第二栅极结构预留空间位置。
所述第一开口210两侧的鳍部202内还形成有第一源漏掺杂区，所述第二开口220两侧的鳍部202内还形成有第二源漏掺杂区，所述第一源漏掺杂区与第二源漏掺杂区的掺杂离子类型不同。本实施例中，所述第一源漏掺杂区的掺杂离子为N型离子，例如为P、As或Sb；所述第二源漏掺杂区的掺杂离子为P型离子，例如为B、Ga或In。
形成所述层间介质层204、第一开口210以及第二开口220的工艺步骤包括：在所述NMOS区域I部分基底表面形成第一伪栅；在所述PMOS区域II部分基底表面形成第二伪栅；在所述第一伪栅两侧的NMOS区域I基底内形成第一源漏区；在所述第二伪栅两侧的PMOS区域II基底内形成第二源漏区；在所述基底表面形成层间介质层204，所述层间介质层204覆盖第一伪栅侧壁表面以及第二伪栅侧壁表面；刻蚀去除所述第一伪栅，形成所述第一开口210；刻蚀去除所述第二伪栅，形成所述第二开口220。
后续还包括，在所述第一开口210底部上形成界面层，第二开口220底部上形成界面层。本实施例中，以所述界面层包括热氧化层以及位于热氧化层上的化学氧化层作为示例。
参考图2，在所述第一开口210底部上形成化学氧化层205。
本实施例中，在所述第一开口210底部上以及第二开口220底部上形成所述化学氧化层205。
后续在所述化学氧化层205的基础上形成界面层(IL，Interfacial Layer)。一方面，所述界面层作为栅极结构的一部分，与后续形成的高k栅介质层构成的叠层结构作为栅介质层；另一方面，所述界面层为后续形成高k栅介质层提供良好的界面基础，从而提高形成的高k栅介质层的质量，减小高k栅介质层与基底之间的界面态密度，且避免高k栅介质层与基底直接接触造成的不良影响。
并且，本实施例中，采用化学浸润(chemical dip)的方法在基底表面形成所述化学氧化层205，采用化学浸润氧化生长的氧化硅容易与后续形成的高k栅介质层材料之间形成Hf-Si-O的混合结构，从而改善界面层与高k栅介质层之间的界面状态，并且能够提高后续生长的高k栅介质层的性质。
本实施例中，所述化学氧化层205的材料为氧化硅，所述化学氧化层205的厚度为2埃至20埃。
在一个实施例中，形成所述化学氧化层205的方法包括：采用硫酸和双氧水的混合溶液对所述鳍部202进行浸润处理，浸润处理的反应温度为120摄氏度至180摄氏度，硫酸和双氧水的体积比为1:1至5:1。
在另一实施例中，形成所述化学氧化层205的方法包括：采用氨水和双氧水的混合溶液对所述鳍部202进行浸润处理，浸润处理的反应温度为25摄氏度至45摄氏度，氨水和双氧水的体积比为1:4至1:25。
参考图3，对所述化学氧化层205和基底进行退火工艺，在所述基底与化学氧化层205之间形成热氧化层(thermal oxide)206。
本实施例中，在所述鳍部202与化学氧化层205之间形成所述热氧化层206。所述热氧化层206与鳍部202之间接触紧密，使得热氧化层206与鳍部202之间的界面性能优良；并且，所述热氧化层206还与化学氧化层205之间接触紧密，使得热氧化层206与化学氧化层205之间的界面性能优良。形成的所述热氧化层206有利于提高鳍部202与化学氧化层205之间的界面性能。并且，由前述分析可知，后续形成的高k栅介质层位于化学氧化层205表面，所述化学氧化层205有利于提高形成的高k栅介质层的性质，提高化学氧化层205与高k栅介质层之间的界面状态。
因此，本实施例中，所述热氧化层206以及位于热氧化层206表面的化学氧化层205共同作为界面层，既提高了基底与界面层之间的界面性能，又能够提高界面层与后续形成的高k栅介质层之间的界面性能，提高后续形成的高k栅介质层的性能。
所述热氧化层206的材料为氧化硅。所述热氧化层206的厚度不宜过薄，否则热氧化层206不足以改善鳍部202与化学氧化层205之间的界面性能；所述热氧化层206的厚度也不宜过厚，否则界面层占栅介质层的比重过大，且鳍部202被氧化的厚度过厚。综合上述因素考虑，本实施例中，所述热氧化层206的厚度为1埃至10埃。
所述退火工艺为激光退火(laser anneal)或flash anneal，所述退火工艺的退火温度为650摄氏度至900摄氏度。
所述退火工艺的退火氛围包含O2，还包括N2、Ar或He中的一种或多种。且为了避免形成的热氧化层206的厚度过厚，所述退火范围中O2浓度较低。本实施例中，所述退火工艺的O2体积浓度为1ppm～10ppm。
需要说明的是，在其他实施例中，所述界面层还可以为热氧化层的单层结构。
参考图4，在所述第一开口210底部和侧壁上形成高k栅介质层100。
本实施例中，在所述第一开口210底部和侧壁上、以及第二开口220底部和侧壁上形成所述高k栅介质层100，且所述高k栅介质层100位于界面层表面以及层间介质层204顶部表面。所述高k栅介质层100横跨第一开口210内的鳍部202以及第二开口220内的鳍部202。
所述高k栅介质层100的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层100的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层100。本实施例中，所述高k栅介质层100的材料为HfO2，所述高k栅介质层100的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层100。
由于所述高k栅介质层100位于化学氧化层205表面，使得化学氧化层205与高k栅介质层100之间容易形成Hf-Si-O的混合结构，从而改善高k栅介质层100与界面层之间的界面状态，并且使得形成的高k栅介质层100具有较高的质量。
参考图5，在所述高k栅介质层100上形成第一功函数层207。
本实施例中，在所述第一开口210内的高k栅介质层100上形成所述第一功函数层207，所述第一功函数层207还位于第二开口220内的高k栅介质层100上。
所述第一功函数层207的材料为P型功函数材料，位于所述第二开口220内的第一功函数层207后续作为P型功函数层的一部分。所述第一功函数层207的材料的功函数值范围为5.1ev～5.5ev，例如，5.2ev、5.3ev或5.4ev。
所述第一功函数层207的材料为TiN、TaN、TaSiN或TiSiN；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层207。
本实施例中，所述第一功函数层207的材料为TiN，所述第一功函数层207的厚度为15埃～40埃。
参考图6，刻蚀去除位于所述第一开口210内的第一功函数层207，露出所述第一开口210内的高k栅介质层100表面。
具体的，在所述第二开口220内形成填充层200，所述填充层200位于PMOS区域II上方；以所述填充层200为掩膜，刻蚀去除位于所述第一开口210内的第一功函数层207，还刻蚀去除位于NMOS区域I层间介质层204顶部上的第一功函数层207；接着，去除所述填充层200。
所述填充层200的材料为ODL(Organic Dielectric Layer)材料、BARC(BottomAnti-Reflective Coating)材料或DUO(Deep UV Light Absorbing Oxide)材料；采用旋转涂覆工艺形成所述填充层200。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。采用灰化工艺去除所述填充层200。
参考图7，在所述第一开口210的高k栅介质层100上、以及第二开口220的第一功函数层207上形成第二功函数层208。
其中，第一开口210内的第二功函数层208作为第一阻挡层，所述第一阻挡层的材料为TiN或TaN，所述第一阻挡层的厚度为15埃～70埃；第二开口220内的第二功函数层208以及第一功函数层207作为第二开口内的P型功函数层，其中，所述P型功函数层位于第二开口的高k栅介质层100上。
具体的，所述第一开口210内的第二功函数层208起到保护第一开口210内高k栅介质层100的作用。第二开口220内的第二功函数层208与第一功函数层207共同起到调节PMOS器件阈值电压的作用。
所述第二功函数层208的材料为P型功函数材料，所述第二功函数层208的材料为TiN或TaN。
本实施例中，采用原子层沉积工艺形成所述第二功函数层208，所述第二功函数层208的材料为TiN，所述第二功函数层208的厚度为15埃～70埃。
参考图8，在所述第一阻挡层上形成N型功函数层209，所述N型功函数层内含有Al离子。
本实施例中，在所述第一阻挡层上形成所述N型功函数层209的过程中，还在所述P型功函数层上形成所述N型功函数层209。
所述N型功函数层209的材料为N型功函数材料，N型功函数材料功函数值范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述N型功函数层209；所述N型功函数层209的材料为TiAl、TiAlN、TiAlC或AlN中的一种或几种。
本实施例中，所述N型功函数层209的材料为TiAlC，所述N型功函数层209的厚度为5埃至30埃，所述N型功函数层209中Al离子摩尔百分比为30％～80％。
由于PMOS管的阈值电压主要受到第一功函数层207以及第二功函数层208的影响，因此为了节约工艺步骤，可以保留位于所述P型功函数层上的N型功函数层209。在其他实施例中，保留位于P型功函数层上的N型功函数层时，为了尽可能的避免所述第二开口内的N型功函数层对功函数值带来不良影响，可以适当的增加第一功函数层厚度或第二功函数层厚度，以平衡PMOS区域的N型功函数层对功函数值带来的影响。
在另一实施例中，还可以刻蚀去除位于所述P型功函数层上的N型功函数层，避免后续退火工艺过程中PMOS区域的N型功函数层中的Al离子向P型功函数层内扩散。
参考图9，在所述N型功函数层209上形成第二阻挡层301。
为了避免后续形成的金属栅极内易扩散离子向N型功函数层209内扩散，在所述N型功函数层209上形成第二阻挡层301；并且，所述第二阻挡层301会经历后续的退火处理，使得Al离子也向第二阻挡层301内扩散，从而提高第二阻挡层301对N型功函数层209的保护能力。
本实施例中，所述第二阻挡层301除位于第一开口210的N型功函数层209上外，还位于第二开口220内的N型功函数层209上。
所述第二阻挡层301的作用在于：所述第二阻挡层301起到保护N型功函数层209的作用，防止后续形成的金属栅极内易扩散的离子扩散进入N型功函数层209内。
所述第二阻挡层301的材料为TiN或TaN。本实施例中，所述第二阻挡层301的材料为TiN，所述第二阻挡层301的厚度为5埃～20埃。
参考图10，对所述第二阻挡层301、N型功函数层209以及第一阻挡层进行退火处理300，使所述Al离子向所述第一阻挡层以及第二阻挡层301内扩散。
本实施例中，所述第一阻挡层为位于第一开口210内的第二功函数层208。由于第一阻挡层的材料为TiN或TaN，所述第一阻挡层的材料的功函数值比N型功函数层209的材料功函数值大；第二阻挡层301的材料为TiN或TaN，所述第二阻挡层301的材料功函数值比N型功函数层209的材料功函数值大。
所述第一开口210内的第一阻挡层以及第二阻挡层301会影响NMOS管的阈值电压，特别是随着器件尺寸的不断缩小，所述第一阻挡层以及第二阻挡层301对NMOS管阈值电压的影响越来越大，使得第一开口210内形成的栅极结构的等效功函数值过大。
为此，本实施例中，对第一阻挡层、第二阻挡层301以及N型功函数层209进行退火处理300，使得N型功函数层209中的Al离子向第一阻挡层以及第二阻挡层301内扩散。由于第一阻挡层内掺杂了Al离子，因此所述退火处理300适于降低所述第一阻挡层的材料功函数值；同样的，由于第二阻挡层301内掺杂了Al离子，所述退火处理300还适于降低所述第二阻挡层301的材料功函数值。
在进行所述退火处理300后，部分厚度或全部厚度的第一阻挡层转化为含Al的第一阻挡层；在进行所述退火处理300后，部分厚度或全部厚度的第二阻挡层301转化为含Al的第二阻挡层301。
所述退火处理300的退火温度不宜过低，否则扩散进入第一阻挡层和第二阻挡层301内的Al离子含量过少，所述第一阻挡层和第二阻挡层301的材料功函数值降低的不明显；且为了避免Al离子扩散进入高k栅介质层100内，所述退火处理300的退火温度也不宜过高。并且，所述退火处理300的退火时长不宜过长，避免退火处理300后N型功函数层209内剩余Al离子含量过低，保证在退火处理300后N型功函数层209的材料功函数值仍较低。
为此，本实施例中，所述退火处理300的工艺参数包括：退火温度为350℃～450℃，退火时长为1.5h～2.5h，在N2、He或Ar氛围下进行。
在经过所述退火处理300后，第一开口210内的第一阻挡层、N型功函数层209以及第二阻挡层301的叠层结构的等效功函数值减小，从而解决了第一阻挡层以及第二阻挡层导致的阈值电压翻转的问题，改善了形成的半导体器件的电学性能。并且，所述第一阻挡层具有保护高k栅介质层100的作用，且所述第二阻挡层301可以阻挡后续形成的金属栅极中易扩散离子扩散至N型功函数层209内。并且，第二阻挡层301内的Al离子有利于提高阻挡离子向N型功函数层209内扩散的能力，具体的，所述第二阻挡层301对金属栅极中的F离子扩散能力得到改善。
参考图11，形成填充满所述第一开口210(参考图10)的金属栅极302。
本实施例中，在形成填充满所述第一开口210的金属栅极302的同时，还形成填充满所述第二开口220(参考图10)的金属栅极302。
所述金属栅极302的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，采用化学气相沉积工艺形成所述金属栅极302，所述金属栅极302的材料为W。
参考图12，去除高于所述层间介质层204的金属栅极302、第二阻挡层301、N型功函数层209、第二功函数层208、第一功函数层207以及高k栅介质层100。
本实施例中，采用化学机械研磨工艺，研磨去除高于所述层间介质层204的金属栅极302、第二阻挡层301、N型功函数层209、第二功函数层208、第一功函数层207以及高k栅介质层100。
其中，位于所述第一开口内的第二功函数层208为所述第一阻挡层，所述第一阻挡层位于高k栅介质层100与N型功函数层209之前，起到保护NMOS区域II的高k栅介质层100的作用。位于第二开口内的第一功函数层207和第二功函数层208为P型功函数层，起到调节PMOS区域I阈值电压的作用。
由于本实施例中，降低了第一阻挡层以及第二阻挡层301的材料功函数值，从而改善了半导体器件中NMOS管阈值电压翻转的问题，使得形成的半导体器件中NMOS管的阈值电压符合要求，改善形成的半导体器件的电学性能。
还需说明的是，本实施例以形成的半导体器件为CMOS器件为例，在其他实施例中，形成的半导体器件为NMOS管时，形成所述半导体器件的步骤包括：在NMOS区域的第一开口底部和侧壁上形成高k栅介质层；接着，在所述高k栅介质层上形成第一阻挡层；在所述第一阻挡层上形成N型功函数层，所述N型功函数层内含有Al离子；然后对所述N型功函数层以及第一阻挡层进行退火处理，使所述Al离子向第一阻挡层内扩散；在进行退火处理后，在所述N型功函数层上形成填充满所述第一开口的金属栅极。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的第一开口；
在所述第一开口底部和侧壁上形成高k栅介质层；
在所述高k栅介质层上形成第一阻挡层；
在所述第一阻挡层上形成N型功函数层，所述N型功函数层内含有Al离子；
在所述N型功函数层上形成第二阻挡层；
对所述N型功函数层以及第一阻挡层进行退火处理，使所述Al离子向所述第一阻挡层内扩散和向所述第二阻挡层内扩散；
在进行所述退火处理后，在所述N型功函数层上形成填充满所述第一开口的金属栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数包括：退火温度为350℃～450℃，退火时长为1.5h～2.5h，在N2、He或Ar氛围下进行。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理适于降低所述第一阻挡层的材料功函数值；在进行所述退火处理之后，部分厚度或全部厚度的第一阻挡层转化为含Al的第一阻挡层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阻挡层的材料为TiN或TaN；所述第二阻挡层的材料为TiN或TaN。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阻挡层的厚度为15埃～70埃；所述第二阻挡层的厚度为20埃～40埃。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述N型功函数层的材料为TiAl、TiAlN、TiAlC或AlN。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述N型功函数层中Al离子的摩尔百分比为30％～80％。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述N型功函数层的厚度为10埃～50埃。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述高k栅介质层之前，在所述第一开口底部上形成界面层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述界面层包括热氧化层以及位于热氧化层上的化学氧化层；形成所述界面层的工艺步骤包括：在所述第一开口底部上形成化学氧化层；对所述化学氧化层进行含氧氛围下的退火处理，在所述第一开口底部与化学氧化层之间形成热氧化层。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括PMOS区域，其中，所述PMOS区域层间介质层内形成有贯穿所述层间介质层的第二开口；所述第二开口底部上形成有高k栅介质层；所述第二开口的高k栅介质层上形成有P型功函数层；所述金属栅极还位于所述P型功函数层上且填充满所述第二开口。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，形成所述高k栅介质层、P型功函数层、第一阻挡层、N型功函数层以及金属栅极的工艺步骤包括：
在所述第一开口的底部和侧壁上、以及第二开口的底部和侧壁上形成高k栅介质层；
在所述高k栅介质层上形成第一功函数层；
刻蚀去除位于所述第一开口内的第一功函数层，露出所述第一开口内的高k栅介质层表面；
在所述第一开口的高k栅介质层上、以及第二开口的第一功函数层上形成第二功函数层，其中，第一开口内的第二功函数层作为所述第一阻挡层，第二开口内的第二功函数层以及第一功函数层作为所述P型功函数层；
在所述第一阻挡层上形成所述N型功函数层；
在进行所述退火处理后，形成填充满所述第一开口和第二开口的金属栅极。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述N型功函数层还位于所述P型功函数层上。
14.如权利要求12所述的半导体器件的形成方法，其特征在于，在进行所述退火处理之前，刻蚀去除位于所述P型功函数层上的N型功函数层。
15.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为TiN、TaN、TaSiN或TiSiN；所述第二功函数层的材料为TiN或TiN。
16.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第一功函数层的厚度为15埃～40埃；所述第二功函数层的厚度为15埃～70埃。
17.如权利要求12所述的半导体器件的形成方法，其特征在于，所述高k栅介质层还位于层间介质层顶部；在形成所述金属栅极之后，还包括步骤：去除高于所述层间介质层顶部的金属栅极、N型功函数层、第一功函数层、第二功函数层以及高k栅介质层。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅极的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110233098A (zh) * 2018-03-05 2019-09-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110233134B (zh) * 2018-03-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109616515B (zh) * 2018-11-26 2021-06-15 上海集成电路研发中心有限公司 一种金属栅极结构及其制造方法
CN114823878A (zh) * 2022-04-14 2022-07-29 上海华力集成电路制造有限公司 具有hkmg的mos晶体管及其制造方法
CN115332058A (zh) * 2022-07-12 2022-11-11 上海华力集成电路制造有限公司 一种降低高k金属栅有效功函数的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5527735A (en) * 1993-10-21 1996-06-18 Sumitomo Electric Industries, Ltd. Ohmic electrode of n-type semiconductor cubic boron nitride and method of producing same
CN101971294A (zh) * 2008-04-18 2011-02-09 株式会社神户制钢所 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法
CN102468123A (zh) * 2010-11-04 2012-05-23 中国科学院上海微系统与信息技术研究所 一种利用NiAl合金外延生长NiSiGe材料的方法
CN104701310A (zh) * 2013-12-04 2015-06-10 台湾积体电路制造股份有限公司 具有轮廓化功函金属栅电极的半导体器件及其制造方法
CN105428361A (zh) * 2014-09-19 2016-03-23 中国科学院微电子研究所 Cmos器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517379B (zh) * 2011-03-01 2016-01-11 聯華電子股份有限公司 金屬閘極結構及其製作方法
US20120264284A1 (en) * 2011-04-14 2012-10-18 Wang shao-wei Manufacturing method for metal gate structure
US8841733B2 (en) * 2011-05-17 2014-09-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same
CN103094114B (zh) * 2011-10-31 2016-04-20 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
CN103177945B (zh) * 2011-12-20 2016-03-30 中芯国际集成电路制造(上海)有限公司 高介电常数金属栅极制造方法
CN102646632B (zh) * 2012-03-08 2014-04-02 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
CN104752179A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104821296B (zh) * 2014-01-30 2017-11-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN105304568B (zh) * 2015-09-22 2018-09-04 上海华力微电子有限公司 一种降低高k金属栅器件阈值电压波动的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5527735A (en) * 1993-10-21 1996-06-18 Sumitomo Electric Industries, Ltd. Ohmic electrode of n-type semiconductor cubic boron nitride and method of producing same
CN101971294A (zh) * 2008-04-18 2011-02-09 株式会社神户制钢所 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
CN102299061A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件的制造方法
CN102468123A (zh) * 2010-11-04 2012-05-23 中国科学院上海微系统与信息技术研究所 一种利用NiAl合金外延生长NiSiGe材料的方法
CN104701310A (zh) * 2013-12-04 2015-06-10 台湾积体电路制造股份有限公司 具有轮廓化功函金属栅电极的半导体器件及其制造方法
CN105428361A (zh) * 2014-09-19 2016-03-23 中国科学院微电子研究所 Cmos器件及其制造方法

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