CN107408409A

CN107408409A - 低功率、面向行的存储器写辅助电路

Info

Publication number: CN107408409A
Application number: CN201680007958.0A
Authority: CN
Inventors: 约翰·克里斯汀·霍尔斯特
Original assignee: Cisco Technology Inc
Current assignee: Cisco Technology Inc
Priority date: 2015-06-05
Filing date: 2016-06-03
Publication date: 2017-11-28
Anticipated expiration: 2036-06-03
Also published as: US20160358644A1; EP3304555A1; US9583180B2; EP3304555B1; CN107408409B; WO2016196963A1

Abstract

本公开的多个方面总地涉及静态随机存取存储器(SRAM)，更具体地涉及低功率、面向行的存储器写辅助电路。SRAM一般可以包括：按行和列布置的位单元的阵列，其中，行中的每个位单元被选择用于经由针对该行的相应字线写入，并且其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及至少一个面向行的写辅助电路，被配置为临时将用于向被选择用于写入的行的位单元供电的内部电压线上的电压降低到期望电压等级。

Description

低功率、面向行的存储器写辅助电路

技术领域

这里给出的实施例总地涉及静态随机存取存储器(SRAM)，更具体地涉及一种低功率、面向行的存储器写辅助电路。

背景技术

随着集成电路光刻技术已经发展到印刷特征减少(例如，在10-20nm范围内或者更小)的当前状态，静态随机存取存储器(SRAM)单元变得更小。不幸的是，相应晶体管性能的变化性的随之增大使得更难在较大的工艺、电压、以及温度条件的窗口中保持这些存储器单元的稳健操作。三维晶体管(通常称为“鳍式电晶体”或“三栅”器件)的出现通过量化可用的晶体管尺寸加重了该困难。存取、上拉、以及下拉晶体管的相对尺寸的微小调整不再可能。这种趋势的结果是，SRAM设计可能需要依赖读和写辅助电路来适当地发挥作用。

先前已经开发出了很多读和写辅助电路。读辅助电路被用来防止存储器单元在读操作期间丢失其存储值。写辅助电路被用来确保存储器单元正确地存储写入其的值。但是，读和写辅助电路在面积和功耗方面，都有相关成本。

附图说明

参考实施例，以可以更详细地理解本公开的上述特征的方式给出本公开的上面简要描述的内容的更具体的描述。其中，附图中示出了这些实施例中的一些实施例。但是，应该注意的是，附图仅示出了本公开的一般实施例，因此不应该被认为限制本公开的范围，因为本公开可以包括其他等同效果的实施例。

图1示出了具有根据本公开的某些方面的SRAM的计算系统的总体框图。

图2示出了根据本公开的某些方面的SRAM的框图。

图3示出了可以与根据本公开的某些方面的辅助电路一起使用的示例位单元(bitcell)的电路图。

图4A-4C分别示出了根据本公开的某些方面的示例位单元写、读、以及保存操作。

图5示出了面向列的写辅助电路的示例电路图。

图6示出了根据本公开的某些方面的面向行的写辅助电路的示例电路图。

图7更详细地示出了根据本公开的某些方面的面向行的写辅助电路的示例电路图。

图8示出了根据本公开的某些方面的用于操作可以包括面向行的写辅助电路的静态随机存取存储器(SRAM)的示例操作。

图9更详细地示出了根据本公开的某些方面的面向行的写辅助电路的示例电路图。

为了帮助理解，在可能的情况下使用相同的参考标号来指定这些图中共有的相同元件。可以预见的是，在一个实施例中公开的元件可以在没有特别引用的情况下被有利地用在其他实施例中。

具体实施方式

概述

本公开的实施例提供了一种静态随机存取存储器(SRAM)设备，该SRAM包括：按行和列布置的位单元的阵列，其中，行中的每个位单元被选择用于经由针对该行的相应字线写入，并且其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及至少一个面向行的写辅助电路，被配置为临时将用于向被选择用于写入的行的位单元供电的内部电压线上的电压降低到期望电压等级。

本公开的实施例提供了一种用于操作静态随机存取存储器(SRAM)设备的方法。该方法一般可以包括：从按行和列布置的位单元的阵列中选择一行用于经由针对该行的相应字线写入，其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及临时将用于向所选择的行的位单元供电的内部电压线上的电压降低到期望电压等级。

本公开的实施例提供了编码在一个或多个有形媒介中供执行的逻辑，在被执行时可操作以：从按行和列布置的位单元的阵列中选择一行用于经由针对该行的相应字线写入，其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及临时将用于向所选择的行的位单元供电的内部电压线上的电压降低到期望电压等级。

示例实施例

静态随机存取存储器(SRAM)通常被用在集成电路中，并且具有保存数据而无需刷新的有利特征。SRAM一般由被布置为具有行和列的阵列的多个位单元形成。位单元可以具有不同数目的晶体管，这些晶体管一般形成用于存储位的数据锁存器。附加晶体管可以被添加，以控制对这些晶体管的存取。一般，每行位单元被连接到字线，该字线确定当前位单元是否被选择。每列位单元被连接到位线(或者一对位线)，该位线用于将位存储到该位单元中或者从该位单元中读取位。应该注意的是，这里使用的术语“位单元”、“存储器单元”、“单元”、“储存单元”和/或SRAM单元可以交换使用。

随着集成电路的尺寸不断减小，集成电路的工作电压和存储器电路的工作电压一起降低。因此，位单元的读裕量和写裕量降低，其中，位单元的读裕量和写裕量度量位单元的位可以从该位单元读出以及可以写入该位单元的可靠程度。因此，SRAM可能需要依靠读和写辅助电路来适当地起作用。

如上所述，写辅助电路被用来确保存储器单元正确地存储被写入特定位单元的值。本公开的某些方面提供了消耗非常低的功率并且占用非常小的面积的写辅助电路。

图1示出了根据本公开的某些实施例的计算系统100的示例。计算系统100包括大容量存储设备104、输入/输出(I/O)接口106、中央处理单元108、存储器控制器110、以及主存储器114，它们经由系统总线102相互连接。如图所示，存储器控制器110可以包括SRAM设备112。如将在下面更详细地描述的，SRAM设备112可以包括根据本公开的某些方面的面向行的写辅助电路。

大容量存储设备104可以包括固态驱动器(SSD)、硬盘驱动器(HDD)、和/或网络连接存储器(NAS)。主存储器114可以包括闪存、相变RAM(PRAM)、和/或磁RAM(MRAM)。

I/O接口106可以包括键盘、鼠标、监控显示器、和/或能够输入或输出去往/来自计算系统100的信息的任何其他类型的设备。在一些情况下，I/O接口106可以与网络端口连接，该网络端口可以连接到网络或者可以直接与网络连接。

在计算系统100的操作期间，CPU 108可以控制存储器控制器110和主存储器114的操作。在一些情况下，存储器控制器110控制主存储器114。

尽管计算系统100示出了特定组件，但是应该理解的是，这些组件可以互换。例如，CPU 108可以是任意类型的CPU，并且主存储器114可以是各种类型的存储器中的任意一种。还应该理解的是，计算系统100不限于图1中所示的实施例，并且可以进一步包括其他组件。

图1中所示的计算系统100仅是包括SRAM设备112的计算系统的示例。SRAM设备112可以用在需要SRAM的任何计算系统中。

图2示出了根据本公开的某些方面的具有面向行的写辅助电路的SRAM设备112的更详细的视图。SRAM设备包括多条字线(例如，WL₁、WL₂、…、WL_m)和多个位线对(例如，BL₁和LBL₁、…、BL_N和LBL_N)，这些字线和位线按照矩阵布置，以形成包括多个位单元200的位单元阵列202。SRAM设备还可以包括行选择电路204、列选择电路206、以及多个面向行的写辅助电路220。

多个位线对(即，BL₁和LBL₁、…、BL_N和LBL_N)被布置为横跨位单元阵列202中的多条字线WL₁到WL_m。位线对包括位线BL₁到BL_N以及分别与这些位线配对的互补低位线LBL₁到LBL_N。

根据某些方面，行选择电路204可以被用来响应于外部提供的行地址，从多条字线WL₁到WL_m中选择一条或多条字线。根据某些方面，选择一条或多条字线可以包括在WL解码线(例如，WL解码线212)上提供WL解码信号。当SRAM的相应地址被存取时，WL解码信号可以被例如，存储器控制器断言。

根据某些方面，列选择电路206可以包括用于选择位线对、提供将被写入所选择的位单元的输入数据、和/或从所选择的位单元读取信息的各种组件。例如，列选择电路206可以包括列解码器，该列解码器可以被用来响应于外部提供的一个或多个列地址，生成并输出选择多个位线对中的一个或多个位线对的列选择信号。在一些情况下，列选择开关选择列选择信号所指示的一个或多个位线对。

列选择电路206还可以包括写缓存器，该写缓存器可以被用来在写操作期间接收外部设备提供的输入数据并且将输入数据写入所选择的位单元，如下面将参考图4A详细描述的。在针对所选择的位单元的读操作期间，如下面将参考图4B详细描述的，列选择电路206中包括的读出放大器/写入驱动器可以被用来放大与所选择的位单元连接的位线和互补位线之间的电压差，以便生成输出数据。

如上所述，位单元阵列202包括多个位单元200，这些位单元以形成多行位单元和多列位单元的形式布置，如图2所示。每个位单元200连接到多条字线WL₁到WL_m中的一条字线以及多条位线BL₁到BL_N中的一条位线与其对应的互补低位线LBL₁到LBL_N之间。例如，如图2所示，位单元200可以与字线WL₁连接，并且可以连接在位线BL₁与LB_l之间。每个位单元200可以被用来存储在写操作期间写入其的数据。

如上所述，SRAM设备112还可以包括一个或多个面向行的写辅助电路220。如图2所示，一个面向行的写辅助电路220与放置在单个行208中的位单元200相关联。根据某些方面，位单元阵列202的特定行(例如，行208)中的每个位单元可以与同一个写辅助电路(例如，面向行的写辅助电路220)相关联(即，经由内部电压线230连接)。应该注意的是，在本上下文中，术语“行”是指一条字线穿过横跨一个或多个位线对(例如，BL₁和LBL₁)的位单元阵列202的至少一部分的布置。应该理解的是，在本上下文中，术语“列”是指一个位线对(例如，BL₁和LBL₁)穿过横跨一条或多条字线(例如，WL₁、WL₂、…、WL_m)的位单元阵列202的至少一部分的布置。

图3示出了根据本公开的某些方面的位单元200的详细视图。应该注意的是，图3中所示的实施例是位单元200的各种可能实施例之一。

如上所述，位单元200与字线WL连接，并且连接在垂直于字线WL延展的一对位线BL/LBL之间。位单元200可以包括通过n沟道场效应晶体管(NFET)存取(Nacc)晶体管304和Nacc晶体管306连接在一对位线BL/LBL之间的存储器单元302。

如图3所示，当执行读或写操作时，Nacc晶体管304在字线WL被激活时将位线BL连接到存储器单元302。类似地，当字线WL被激活时，Nacc晶体管306连接互补位线LBL。

图4A-4C示出了根据本公开的某些方面的位单元200的简化的写、读、和保存操作。如图4A-4C所示，位单元200的存储器单元302可以被表示为能够存储用于读取和写入的数据的两个交叉耦合逆变器。

图4A示出了位单元200的示例性写操作。例如，如图所示，当WL为逻辑高时(即，WL＝1)，Naac晶体管304和306可以被导通，并且施加到一对位线(即，BL和LBL)的数据(即，电压)可以被写入并存储在存储器单元302的节点N₁和N₂处。例如，在写操作期间，BL和LBL可以被列选择电路驱动到互补值(例如，分别被驱动到高电源电压(VCC)和低电源电压(VSS))，这些互补值可以被存储在存储器单元302的节点N₁和N₂处。

如图4B所示，在读操作期间，字线可以被设置到1(即，逻辑“高”)，Nacc晶体管304和306可以被导通，并且与上述写操作相反，位线可以被偏置到“平衡”电压(例如，被保持在相同的高VCC电源电压)。存储器单元的节点N₁和N₂处存储的信息随后可以使用例如，读出放大器被读取，该读出放大器可以被包括在前面参考图2讨论的列选择电路206中。

图4C示出了位单元200的保存操作。例如，如图所示，当WL为逻辑低(即，WL＝0)时，Naac晶体管304和306可以被关断，并且在写操作期间写入存储器单元302的数据可以被保存/存储在节点N₁和N₂处，只要存储器单元继续接收电源电压(例如，经由图中未示出的内部电压线230)即可。

对于图4A-4C示出的写、读、以及保存操作，SRAM单元的设计传统上涉及存储器阵列的读和写操作之间的折中，以保持单元稳定、读取性能和写入性能。特别地，组成交叉耦合锁存器的晶体管(例如，Ppu晶体管308和310、以及Npd晶体管312和314)必须足够弱以在写操作期间被过驱动，同时还必须足够强以在读操作期间驱动位线时保持它们的数据值。SRAM的读操作和写操作之间的折中在集成电路的尺寸减小时变成一个问题。特别地，SRAM单元的读和写裕量随着集成电路的尺寸减小，与集成电路的工作电压一起降低，其中，SRAM单元的读和写裕量度量SRAM单元的位可以被从该SRAM单元读出以及写入该SRAM单元的可靠程度。这些降低后的读和写裕量会导致SRAM单元的相应读和写操作的错误。例如，当SRAM设计的尺寸减小时，工作电压可能不足够高来克服由特定存储器单元的Ppu和Npd晶体管构成的交叉耦合逆变器，导致写错误。因此，写辅助电路通常被添加到SRAM设计中，以“弱化”交叉耦合逆变器，使得其更容易写入存储器单元。

图5示出了通常用在SRAM设计中的写辅助电路500的一个示例。写辅助电路500可以被称为面向列的写辅助电路(与图6中所示的面向行的写辅助电路相反)。在这种场景下，写辅助电路500将临时降低用于位单元200的内部电压线230上的电压(例如，Vdd_mem电源电压)。例如，Vdd_mem电源电压可以在写操作期间，在内部被提供给图3的位单元200的Ppu晶体管308和310的源极端子。在写操作期间降低Vdd_mem电源电压会降低包括存储器单元302中的交叉耦合逆变器的晶体管(即，Ppu晶体管308和310以及Npd晶体管312和314)的驱动电流，使得位单元200的存取晶体管(Nacc晶体管304和306)更容易将新数据驱动/写入存储器单元302。

图5中所示的写辅助电路需要的面积相对较小，因为其仅包括用于存储器单元的每个列(例如，列210)的两个附加晶体管。但是，由于用于整列存储器单元的Vdd_mem电源电压针对写入的每个数据位被放电然后被充电，所以功率消耗的附加成本显著。例如，如果8位字正在被写入，则电源电压用于被放电然后被充电的8列存储器单元。

除了功率方面的附加成本以外，Vdd_mem电源电压可以降低的数量对于这种类型的写辅助电路来说是有限的。例如，在写操作期间，由于电源电压被绑定到列(例如，列210)中的所有未存取的存储器单元，并且字的位沿着位单元行(例如，行208)被写入，所以电源电压必须保持足够高以供未存取的位单元保持它们的存储数据。另外，如果电源电压下降太多，则其他行中的存储数据位将被丢失。因此，这种写辅助电路的最大效果是有限的。另外，还应该注意的是，这种写辅助电路不与多端口SRAM设计兼容，因为读端口可能存取正被写入的列中的不同位单元。降低正在执行读操作的位单元的电源电压将导致位单元丢失其存储数据。

但是，本公开的某些方面提供了面向行的写辅助电路，该写辅助电路可以临时降低到所选择的行的单元的内部电源电压。如下面将更详细地描述的，这种方法可以在保持存储数据的可靠性的同时导致功率消耗降低(相对于面向列的方法)。

图6示出了根据本公开的某些方面的面向行的写辅助电路220。

如图6所示，面向行的写辅助电路220可以包括PFET晶体管604、NFET辅助(Nasst)晶体管602、以及两个WL逆变器/驱动器608和610。例如，在写操作期间，提供在内部电压线230上的Vdd_mem电源电压可以经由Nasst晶体管602被临时降低(例如，通过将内部电压线230耦合到字线WL)。Vdd_mem电源电压的降低会使得存取晶体管更容易将新数据驱动(即，写)进该行的单元。

应该注意的是，尽管图6和图7示出了面向行的写辅助电路220的一种可能配置，但是其他配置也是可能的。例如，尽管没有示出，但是面向行的写辅助电路220的PFET晶体管604可以被适当值的电阻器或者任意类型的电阻性结构替代。另外，在另一种配置中，PFET晶体管604的栅极可以与WL解码线212连接，这可以防止PFET 604在Nasst晶体管602和WL逆变器/驱动器608和610试图拉低Vdd_mem电源电压和WL时将Vdd_mem电源电压和WL充电回高电平。这可以在内部电压线230上实现稍微低一点的电压以及不太“直通”的电流。

如图7中更详细地示出的，连接在PFET晶体管604的第二端子与Nasst晶体管602的第一端子之间的内部电压线230可以经由Ppu晶体管308和310与位单元200连接。根据某些方面，内部电压线230可以向位单元200提供电源电压，该电源电压可以使位单元200保持数据。

根据某些方面，图6和图7的字线WL可以经由Nacc晶体管304和306与位单元200连接，其中，图6和图7的字线WL可以与WL逆变器/驱动器610的第二(输出)端子和Nasst晶体管602的第二端子连接。

如图6和图7所示，面向行的写辅助电路220可以与位单元阵列(例如，位单元阵列202)中的位单元行(例如，行208)的每个位单元连接。根据某些方面，位单元阵列202的每行可以与其自身的基于行的写辅助电路相关联。

这里描述的面向行的写入电路的另一潜在优点可以是字线的潜在“预充电”。例如，在写操作之后，内部电压线230上的Vdd_mem电源电压可以降低，通过Nasst晶体管202帮助将字线WL充电到“高”电平。

图8示出了对应于这里给出的面向行的写辅助机制的示例操作800。例如，操作800可以由上述组件执行，例如，利用面向行的写辅助电路220的图1的存储器控制器执行。

操作800开始于802。在802，从按行和列布置的SRAM单元的阵列中选择一行，用于经由针对该行的相应字线写入，其中，列中的每个SRAM单元被耦合到用于提供互补数据值的相应的一对位线。例如，在给出待写入的SRAM地址的情况下，选择可以在存储器控制器执行解码操作之后进行。

在804，临时将用于向所选择的行的单元供电的内部电压线上的电压降低到期望电压等级。例如，面向行的写辅助电路220可以在写操作期间降低Vdd_mem电源电压，如上所述。

根据某些方面，相对于传统的面向列的写辅助电路500，面向行的写辅助电路220可以提供各种优点。例如，面向行的写辅助电路220的第一个优点是，其可以提供显著更低的功率消耗。例如，面向行的写辅助电路220仅对用于实际被写入的位的Vdd_mem电源电压放电。如果存储器阵列是利用连接到每条位线的128位构建的(一般配置)，则该面向行的写辅助机制可以消耗面向列的方法的大约1/128的功率。这种功率消耗的降低是由于以下事实，即，由于位是沿着位单元行被写入的，为了写入128位字，仅需要利用面向行的写辅助电路220对一行位单元的功率进行放电；然而，利用面向列的写辅助电路500，为了写入相同的128位字，需要对128列位单元的功率进行放电，因为每列都具有其自身的写辅助电路。

面向行的写辅助电路220的第二个优点是，在内部电压线230上提供的电荷可以被保留用于其他用途。例如，当在写操作期间对内部电压线230放电时，内部电压线230上的电荷可以被用来帮助将连接到该位单元的字线WL驱动到“高”电平。重复利用(或者循环利用)内部电压线上的电荷来对字线进行充电可以降低功率消耗。

面向行的写辅助电路220的又一个优点是，它允许非常强的写辅助。例如，由于与内部电压线230连接的每个存储器单元将被写入，所以由内部电压线230提供的Vdd_mem电源电压将被放电到任意低电压。即，与降低电源电压会导致未存取行的位单元丢失它们的存储信息的面向列的写辅助电路不同，利用面向行的写辅助电路，由于字的位沿着位单元阵列的行被写入，并且由于由面向行的写辅助电路提供的电源电压被提供到位单元的行而非列，所以电源电压可以被降低到任意低压，而没有丢失未存取行中存储的信息位的风险。

在一些情况中，Vdd_mem电源电压可以放电的数量受到WL上的电压升高的事实的限制(即，随着电荷被从内部电压线230转移，WL上的电压增大)。如果内部电压线的电容远大于WL的电容，则简单的电荷共享模型将示出WL电压将升高得比Vdd_mem电源电压下降的更多。因此，如果Nasst晶体管602不能将Vdd_mem电源电压放电到适当的低电压，则利用并行的NFET晶体管(例如，Nasst2晶体管612)对Nasst晶体管602进行增强，其中，该并行的NFET晶体管具有连接到VSS而非WL的源极，如图9所示。

根据某些方面，图9的Nasst2晶体管612可以对Vdd_mmem电源电压放电，只要WL解码线212上的wl_decode信号为高即可。该行为不同于Nasst晶体管602的行为，Nasst晶体管602随着升高的WL电压而关断。Nasst2晶体管612的操作可以具有与Nasst晶体管602相同的节省功率的优点，但是其可以被添加以实现Vdd_mem电源电压的进一步放电。

面向行的写辅助电路的另一优点是，其可以被用于多端口存储器。由于面向行的写辅助仅影响由其相关联的写端口寻址的存储器单元，所以它不会干扰其他读和写端口的操作。

面向行的写辅助电路220的另一优点是，不需要定时支持电路来辅助内部电压线的放电。例如，当字线的电压上升时(部分由于来自内部电压线的电压被放电到字线上)，字线上的电压的增大自然关断Nasst晶体管602，结束用于特定行的位单元的内部电压线上的放电事件。由于不需要附加的定时支持电路，减少了SRAM设备(例如，SRAM设备112)的面积、设计工作、以及功率消耗。

前面提到了本公开中给出的实施例。但是，本公开的范围不限于具体描述的实施例。相反，可以预见下面的特征和元件的任意组合(不论它们是否涉及不同的实施例)，以实现和实践预见的实施例。另外，尽管这里描述的实施例可以实现相对于其他可能的解决方案或者现有技术的优点，但是特定优点是否由给定实施例实现并不限制本公开的范围。因此，以下方面、特征、实施例、以及优点仅是说明性的，并且不应该被认为是所附权利要求的元件或限制(除非在一个或多个权利要求中明确列出)。类似地，对“本发明”的引用不应该被理解为本文公开的任意发明主题的一般化，并且不应该被认为是所附权利要求的元件或限制(除非在一个或多个权利要求中明确列出)。

如本领域技术人员将理解的，本文公开的实施例可以被实现为系统、方法或者计算机程序产品。因此，这些方面可以采用完全硬件的实施例、完全软件的实施例(包括固件、常驻软件、微代码等)、或者结合了均可以被一般性地称为“电路”、“模块”或者“系统”的软件和硬件方面的实施例。另外，这些方面可以采用被实现在一个或多个计算机可读介质中的计算机程序产品的形式，这些计算机可读介质具有被包含在其上的计算机可读程序代码。

本公开的多个方面可以是系统、方法、和/或计算机程序产品。计算机程序产品可以包括其上具有计算机可读程序指令(例如，逻辑)的计算机可读存储介质(或媒介)，这些计算机可读程序指令用于促使处理器实现这里描述的多个方面。

可以使用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是例如，但不限于电子、磁、光、电磁、红外或者半导体系统、装置、设备、或者它们的任意适当组合。计算机可读存储介质的更具体的示例(非穷尽地列举)可以包括：具有一条或多条电线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、光纤、便携式压缩盘只读存储器(CD-ROM)、光存储设备、磁存储设备、或者它们的任意适当组合。在本文档的上下文中，计算机可读存储介质是可以包含或者存储供指令执行系统、装置、或者设备使用或者与指令执行系统、装置、或者设备一起供使用的程序的任意有形介质。

计算机可读信号介质可以包括例如，在基带中或者作为载波的一部分的、其中包含计算机可读程序代码的传送数据信号。这种传送信号可以采用包括但不限于电磁、光、或者它们的任意适当组合在内的各种形式中的任意形式。计算机可读信号介质可以是任意计算机可读介质，该计算机可读介质不是计算机可读存储介质，并且可以传送、传播、或者传输程序，供指令执行系统、装置、或者设备使用或者与指令执行系统、装置、或者设备一起使用。

可以使用包括但不限于无线、有线、光纤电缆、RF等或者它们的任意适当组合在内的任意适当介质传送包含在计算机可读介质上的程序代码。

用于实现本公开的多个方面的操作的计算机程序代码可以被以一种或多种编程语言的任意组合写出，这些编程语言包括诸如Java、Smalltalk、C++等的面向对象的编程语言，以及诸如C编程语言或者类似编程语言的传统的程序设计语言。程序代码可以完全在用户的计算机上、部分在用户的计算机上、作为独立软件包、部分在用户的计算机上并且部分在远程计算机上、或者完全在远程计算机或服务器上执行。在后一种场景中，远程计算机可以通过包括局域网(LAN)或广域网(WAN)在内的任意类型的网络连接到用户的计算机，或者可以连接到外部计算机(例如，通过使用互联网服务提供商的互联网)。

以上参考根据本公开中给出的实施例的方法、装置(系统)以及计算机程序产品的流程图和/或框图，描述了本公开的多个方面。将理解的是，流程图和/或框图中的每个框、以及流程图和/或框图中的多个框的组合可以由计算机程序指令实现。这些计算机程序指令可以被提供给通用计算机、专用计算机、或者其他可编程的数据处理装置的处理器以产生机器，从而使得经由计算机或者其他可编程数据处理装置的处理器执行的指令创建用于实现流程图和/或框图中的一个或多个框中指定的功能/动作。

这些计算机程序指令也可以被存储在计算机可读介质中，这些计算机程序指令可以指示计算机、其他可编程数据处理装置、或者其他设备以特定方式起作用，从而使得计算机可读介质中存储的指令产生包括实现流程图和/或框图中的一个或多个框中指定的功能/动作的指令的制品。

计算机程序指令也可以被加载到计算机、其他可编程数据处理装置、或者其他设备上，以使一系列操作步骤在计算机、其他可编程装置、或者其他设备上被执行，产生计算机实现的进程，从而使得在计算机或者其他可编程装置上执行的指令提供用于实现流程图和/或框图中的一个或多个框中指定的功能/动作的进程。

附图中的流程图和框图示出了根据各种实施例的系统、方法以及计算机程序产品的可能实现方式的架构、功能、以及操作。在这方面，流程图或框图中的每个框可以表示模块、分段或者代码部分，其包括用于实现一个或多个指定逻辑功能的一个或多个可执行指令。还应该注意的是，在一些替代实施例中，框中给出的功能可以按照不同于图中的次序进行。例如，连续示出的两个框实际上可以基本同时地被执行，或者这些框有时候可以按照相反的次序被执行，这取决于所涉及的功能。还应该注意的是，框图和/或流程图中的每个框、以及框图和/或流程图中的一个或多个框的组合可以由执行指定专用硬件和计算机指令的功能、动作、或者组合的专用的面向硬件的系统实现。

鉴于以上所述，本公开的范围由所附权利要求确定。

Claims

1.一种静态随机存取存储器(SRAM)设备，所述SRAM设备包括：

按行和列布置的位单元的阵列，其中，行中的每个位单元被选择用于经由针对该行的相应字线写入，并且其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及

至少一个面向行的写辅助电路，被配置为临时将用于向被选择用于写入的行的位单元供电的内部电压线上的电压降低到期望电压等级。

2.如权利要求1所述的SRAM设备，其中：

所述写辅助电路通过将所述相应字线耦合到所述内部电压线，来临时增大所述相应字线上的电压。

3.如权利要求2所述的SRAM设备，其中，所述写辅助电路被配置为当所述相应字线上的电压超过阈值电压时，停止降低所述内部电压线上的电压。

4.如权利要求1所述的SRAM设备，其中，所述写辅助电路包括：

P型场效应晶体管(PFET)，具有与电源电压耦合的第一端子、与所述内部电压线耦合的第二端子；以及

至少第一N型场效应晶体管(NFET)，具有与所述内部电压线耦合的第一端子、与所述相应字线耦合的第二端子、以及与在解码电路选择所述行用于写入时被激活的节点耦合的栅极。

5.如权利要求4所述的SRAM设备，其中，所述写辅助电路还包括串行耦合在所述节点和所述相应字线之间的至少两个逆变器。

6.如权利要求5所述的SRAM设备，其中，所述写辅助电路还包括与所述第一NFET并行耦合的至少一个附加NFET，所述附加NFET具有连接到负电源电压的源极端子。

7.一种操作静态随机存取存储器(SRAM)设备的方法，包括：

从按行和列布置的位单元的阵列中选择一行用于经由针对该行的相应字线写入，其中，列中的每个位单元被耦合到用于提供互补数据值的相应的一对位线；以及

临时将用于向所选择的行的位单元供电的内部电压线上的电压降低到期望电压等级。

8.如权利要求7所述的方法，还包括：

通过将所述相应字线耦合到所述内部电压线，来临时增大所述相应字线上的电压。

9.如权利要求8所述的方法，还包括：

当所述相应字线上的电压超过阈值电压时，停止降低所述内部电压线上的电压。

10.如权利要求7所述的方法，其中，临时降低所述内部电压线上的电压是由写辅助电路执行的，其中，所述写辅助电路包括：

11.如权利要求10所述的方法，其中，所述写辅助电路还包括串行耦合在所述节点与所述相应字线之间的至少两个逆变器。

12.如权利要求11所述的方法，其中，所述写辅助电路还包括与所述第一NFET并行耦合的至少一个附加NFET，所述附加NFET具有连接到负电源电压的源极端子。

13.编码在一个或多个有形媒介中供执行的逻辑，在被执行时可操作以：

14.如权利要求13所述的逻辑，还可操作以：

15.如权利要求14所述的逻辑，还可操作以：

16.如权利要求13所述的逻辑，其中，所述可操作以临时降低所述内部电压线上的电压的逻辑可操作以经由写辅助电路来临时降低所述内部电压线上的电压，其中，所述写辅助电路包括：

17.如权利要求16所述的逻辑，其中，所述写辅助电路还包括串行耦合在所述节点和所述相应字线之间的至少两个逆变器。

18.如权利要求17所述的逻辑，其中，所述写辅助电路还包括与所述第一NFET并行耦合的至少一个附加NFET，所述附加NFET具有连接到负电源电压的源极端子。