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CN107404305A - 半导体电路 - Google Patents

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CN107404305A
CN107404305A CN201710294806.XA CN201710294806A CN107404305A CN 107404305 A CN107404305 A CN 107404305A CN 201710294806 A CN201710294806 A CN 201710294806A CN 107404305 A CN107404305 A CN 107404305A
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Abstract

一种半导体电路包括第一电路、第二电路、第三电路和第四电路。第一电路基于时钟信号的电压电平、使能信号的电压电平或扫描使能信号的电压电平来确定第一节点的值。第二电路基于第一节点和时钟信号的电压电平确定第二节点的值。第三电路基于第二节点的电压电平确定第三节点的值。第四电路基于第二节点和时钟信号的电压电平确定第四节点的值。第三电路包括第一晶体管和第二晶体管，其彼此串联连接并且被选通到第二节点的电压电平以确定第三节点的值。第四电路包括第三晶体管，其被选通到时钟信号的电压电平以电连接第三节点和第四节点。

Description

半导体电路
相关申请的交叉引用
本美国非临时专利申请在35U.S.C.§119下要求于2016年4月28日提交到韩国知识产权局的第10-2016-0052148号的韩国专利申请的优先权，其公开内容通过引用全文合并于此。
技术领域
本公开涉及半导体电路。
背景技术
工艺的小型化已经导致更多的逻辑电路集成在单个芯片上。芯片每单位面积的功耗相应地逐渐增加。为此，在使用这种芯片的电子设备中，发热的问题已经成为重要的问题。
工作电路的触发器可以被认为是在电子设备中消耗大量功率的典型元件，即使当通过时钟门给操作电路提供信号时钟时也是如此。降低这种元件和集成在芯片上的总体工作电路的功耗已经变得非常重要。
发明内容
根据本公开的一个方面，提供一种半导体电路，其中提高了可靠性，提高了速度，同时降低了功耗。
根据本公开的另一方面，一种半导体电路包括第一电路、第二电路、第三电路和第四电路。第一电路基于时钟信号的电压电平、以及使能信号的电压电平或扫描使能信号的电压电平，确定第一节点的值。第二电路基于第一节点和时钟信号的电压电平确定第二节点的值。第三电路基于第二节点的电压电平确定第三节点的值。第四电路基于第二节点和时钟信号的电压电平确定第四节点的值。第三电路包括彼此串联连接并且选通到第二节点的电压电平以确定第三节点的值的第一晶体管和第二晶体管。第四电路包括被选通到时钟信号的电压电平以电连接第三节点和第四节点的第三晶体管(N6)。
根据本公开的另一方面，一种半导体电路包括第一节点、第二节点、第三节点和第四节点。当时钟信号处于第一逻辑电平时，第一节点具有与使能信号的逻辑电平或扫描使能信号的逻辑电平不同的逻辑电平值。在第二节点中，当时钟信号处于第一逻辑电平时，由第一节点的逻辑电平确定第二节点的值，并且当时钟信号处于第二逻辑电平时，该第二节点的值由第三节点的逻辑电平维持。在第三节点中，由第二节点的逻辑电平确定第三节点的值。在第四节点中，当时钟信号处于第二逻辑电平时，由第二节点的逻辑电平确定第四节点的值。第四节点通过第一晶体管和第二晶体管放电，所述第一晶体管被选通到第二节点的电压电平以向第四节点提供地电压，所述第二晶体管被选通到时钟信号的电压电平，以电连接第三节点和第四节点。
根据本公开的另一方面，一种半导体电路包括第一逻辑门、第二逻辑门、第一晶体管和第二晶体管、以及第三逻辑门。第一逻辑门接收时钟信号、以及使能信号或扫描使能信号的输入，并且执行第一逻辑运算以将第一输出信号输出到第一节点。第二逻辑门接收第一逻辑门的第一输出信号、时钟信号和第三节点的信号的输入，并且执行第二逻辑运算以将第二输出信号输出到第二节点。第一晶体管和第二晶体管被选通到第二逻辑门的第二输出信号的电压电平，并且彼此串联连接以确定第三节点的值。第三逻辑门接收第二逻辑门的第二输出信号和时钟信号的输入，并执行第三逻辑运算以将第三输出信号输出到第四节点。第三晶体管被选通到时钟信号的电压电平，以电连接第三节点和第四节点。
然而，本公开的方面不限于本文所阐述的方面。通过参考下面给出的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加明显。
附图说明
通过参照附图详细描述本公开的示例性实施例，本公开的上述和其他方面和特征将变得更加明显，附图中：
图1是用于说明根据本公开的实施例的半导体电路的电路图；
图2和图3是用于说明根据本公开的实施例的半导体电路的操作的时序图；
图4至图7是用于说明根据本公开的实施例的半导体电路的操作的电路图；
图8是用于说明本发明的另一实施例的半导体电路的电路图。
图9至图12是用于说明根据本公开的另一实施例的半导体电路的操作的电路图；
图13是包括根据本公开的实施例的包括半导体电路的SoC系统的框图；
图14是包括根据本公开的实施例的包括半导体电路的电子系统的框图；以及
图15至图17是根据本公开的一些实施例的半导体电路所应用于的示例性半导体系统。
具体实施方式
将参考附图详细描述实施例。然而，本文描述的概念可以以各种不同的形式实施，并且不应被解释为仅限于所示的实施例。相反，提供这些实施例作为示例，使得本公开将是彻底和完全的，并且将向本领域技术人员充分地传达本文所描述的概念。因此，关于本公开的一些实施例，没有描述已知的处理、元件和技术。除非另有说明，在所有附图和说明书中，相同的附图标记表示相同的元件，因此不再重复描述。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。
将理解，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当由这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
在本文中可以使用诸如“下面”、“之下”、“低于”、“以下”、“上面”、“以上”等空间相对术语，以便于描述如图所示的一个元件或特征与另一个元件或特征的关系。将理解，空间相对术语旨在包括使用或操作中的装置的除了图中所示的方位之外的不同方位。例如，如果图中的装置翻转，则被描述为在其它元件或特征“下面”或“之下”或“以下”的元件因而将被定向为在所述其它元件或特征“上方”。因此，示例性术语“下面”和“之下”可以包括上面和下面的取向。装置可以另外定向(旋转90度或在其它取向)，并且相应地解释这里使用的空间相对描述符。此外，还将理解，当层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或者也可以存在一个或多个中间层。
本文所使用的术语仅用于描述特定实施例的目的，并且不旨在限制本文所描述的概念。如本文所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括(comprises)”和/或“包括(comprising)”当在本说明书中使用时，指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。此外，术语“示例性”旨在表示示例或说明。
将理解，当元件或层被称为在另一元件或层“上”，“连接到”、“耦合到”或“邻近”另一元件或层时，其可以直接在另一元件或层上，连接、耦合或邻近另一元件或层，或者可存在中间元件或层。相反，当元件被称为“直接在另一元件或层上”，“直接连接到”、“直接耦合到”或“紧邻”另一元件或层时，不存在中间元件或层。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。还应当理解，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，并且不会被解释为理想化或过度正式的意义，除非本文中明确地这样定义。
通过参考优选实施例的以下详细描述和附图，可以更容易地理解本公开的优点和特征以及实现本公开的方法。
图1是用于说明根据本公开的实施例的半导体电路的电路图。
参考图1，根据本公开的实施例的半导体电路1包括第一电路10、第二电路20、第三电路30和第四电路40。在本公开的一些实施例中，半导体电路1还可以包括输出电路50。
第一电路10基于时钟信号CK的电压电平、以及使能信号E的电压电平或扫描使能信号SE的电压电平，确定第一节点EN的值。
具体地，第一电路10包括晶体管P0、P1和P2。晶体管P0被选通到时钟信号CK的电压电平，以向晶体管P1提供电源电压。晶体管P1与晶体管P0串联连接，并被选通到扫描使能信号SE的电压电平，以向晶体管P2提供电源电压。晶体管P2与晶体管P1串联连接，并且被选通到使能信号E的电压电平，以向第一节点EN提供电源电压。
此外，第一电路10包括晶体管N0和N1。晶体管N0被选通到扫描使能信号SE的电压电平，以向第一节点EN提供接地电压。晶体管N1被选通到使能信号E的电压电平，以向第一节点EN提供地电压。
在本实施例中，晶体管P0、P1和P2是P型晶体管，并且晶体管N0和N1可以是N型晶体管。
在本实施例中，虽然第一电路10被示为接收使能信号E和扫描使能信号SE的输入，但是第一电路10可以被修改为仅接收使能信号E作为输入或仅接收扫描使能信号SE作为输入。因此，第一电路10可以被提供为仅包括仅接收扫描使能信号SE的输入的晶体管P1和N0(即，不是P2或N1)，使得晶体管P1直接连接到第一节点EN。或者，可以提供第一电路10以仅包括仅接收使能信号E的输入的晶体管P2和N1(即，不是P1或N0)，使得晶体管P2直接连接到晶体管P0。这样的修改在本领域普通技术人员的能力范围内。
第二电路20基于第一节点EN和时钟信号CK的电压电平来确定第二节点FB0的值。
具体地，第二电路20包括晶体管P3、P4和P5。晶体管P3被选通到时钟信号CK的电压电平，以向晶体管P4提供电源电压。晶体管P5与晶体管P3并联连接，并且被选通到第三节点FB1的电压电平，以向晶体管P4提供电源电压。晶体管P4与晶体管P3和N2(下面说明)串联连接，并被选通到第一节点EN的电压电平，以向第二节点FB0提供电源电压。
此外，第二电路20包括晶体管N2、N3和N4。晶体管N2被选通到第一节点EN的电压电平，以向第二节点FB0提供地电压。晶体管N4被选通到第三节点FB1的电压电平，以向晶体管N3提供地电压。晶体管N3与晶体管N4串联连接，并且被选通到时钟信号CK的电压电平，以向第二节点FB0提供地电压。
在本实施例中，晶体管P3、P4和P5是P型晶体管，并且晶体管N2、N3和N4可以是N型晶体管。
第三电路30基于第二节点FB0的电压电平确定第三节点FB1的值。
具体地，第三电路30包括晶体管P6和N5。晶体管P6被选通到第二节点FB0的电压电平，以向第三节点FB1提供电源电压。晶体管N5也被选通到第二节点FB0的电压电平，但是向第三节点FB1提供地电压。也就是说，晶体管P6和N5彼此串联连接，以根据第二节点FB0的电压电平确定第三节点FB1的值。
在本实施例中，晶体管P6是P型晶体管，并且晶体管N5可以是N型晶体管。
第四电路40基于第二节点FB0和时钟信号CK的电压电平来确定第四节点NECK的值。
具体地，第四电路40包括晶体管P7和P8。晶体管P7被选通到第二节点FB0的电压电平，以向第四节点NECK提供电源电压。晶体管P8与晶体管P7并联连接，并且被选通到时钟信号CK的电压电平，也向第四节点NECK提供电源电压。
此外，第四电路40包括晶体管N6、N7和N8。晶体管N6被选通到时钟信号CK的电压电平，以电连接第三节点FB1和第四节点NECK。晶体管N8被选通到第二节点FB0的电压电平，以向晶体管N7提供地电压。晶体管N7与晶体管N8串联连接，以向第四节点NECK提供地电压。
在本实施例中，晶体管P7和P8是P型晶体管，并且晶体管N6、N7和N8可以是N型晶体管。
取决于用于本公开的各种实施例的半导体电路1的目的，可以根据需要设计输出电路50。在本实施例中，输出电路50可以包括反相器G0。反相器G0接收第四节点NECK的电压电平的输入，并输出反相的电压电平。
在下文中，从根据本公开的各种实施例的半导体电路1发送的特定信号的逻辑电平将由第一逻辑电平L和/或第二逻辑电平H表示，或者简单地由L和H表示。本领域普通技术人员将认识到，第一逻辑电平和第二逻辑电平的值不限于特定值，并且可以取决于用于本公开的各种实施例的半导体电路1的目的而变化。也就是说，取决于电路的目的，第一逻辑电平和第二逻辑电平的值可以具有逻辑低L和逻辑高H的值中的每一个。第一逻辑电平和第二逻辑电平的值还可以具有逻辑高H和逻辑低L的值中的每一个。
图2和图3是用于说明根据本公开的实施例的半导体电路的操作的时序图。
参考图2，根据本公开的实施例的半导体电路1接收时钟信号CK的输入，并且取决于使能信号E的值输出选通的时钟信号ECK。
图2示出了假设扫描使能信号SE在第一逻辑电平L保持恒定、使能信号E的值从第一逻辑电平L改变为逻辑电平H的半导体电路1的操作。然而，当扫描使能信号SE的值改变时，本实施例的描述也可以类似地应用于半导体电路1的操作。也就是说，本实施例的描述也可以类似地应用于假设使能信号E在第一逻辑电平L保持恒定、扫描使能信号SE的值从第一逻辑电平L改变到第二逻辑电平H的情况。在下文中，为了便于说明，将主要描述使能信号E的值改变的半导体电路1的操作。将不提供根据与使能信号E类似地操作的、取决于扫描使能信号SE的值的改变的半导体电路1的操作的重复描述。
在时间T1和T2，使能信号E对应于第一逻辑电平L。第一节点EN、第二节点FB0、第三节点FB1和第四节点NECK的逻辑电平可以分别是H、L、H和H中的每一个。
在时间T3和T4，使能信号E对应于第二逻辑电平H。第一节点EN、第二节点FB0和第三节点FB1的逻辑电平可以分别是L、H和L中的每一个。第四节点NECK的逻辑电平可以变为与时钟信号CK的逻辑电平相反。
也就是说，当使能信号E对应于第一逻辑电平L时，根据本公开的各种实施例的半导体电路1通过将第四节点NECK的逻辑电平维持在第二逻辑电平H，将选通的时钟信号ECK维持在第一逻辑电平L。
当使能信号E对应于第二逻辑电平H时，当时钟信号CK的逻辑电平为第一逻辑电平L时，根据本公开的各个实施例的半导体电路1将第四节点NECK的逻辑电平仍然维持在第二逻辑电平H。当使能信号E对应于第二逻辑电平H时，当时钟信号CK的逻辑电平变为第二逻辑电平H时，半导体电路1通过将第四节点NECK的逻辑电平转变到第一逻辑电平L，使选通的时钟信号ECK跟随时钟信号CK的波形。
参考图3，根据本公开的实施例的半导体电路1可以执行稳定的时钟选通操作，而不会受到在操作期间使能信号E的值改变的时间的很大影响。
图3示出了假设扫描使能信号SE在第一逻辑电平L保持恒定、使能信号E的值从第一逻辑电平L变为第二逻辑电平H的半导体电路1的操作。然而，如上面结合图2所述，本实施例的描述也可以类似地应用于假设使能信号E在第一逻辑电平L保持恒定、当扫描使能信号SE的值从第一逻辑电平L变为第二逻辑电平H时半导体电路1的操作。
参考时间T5，当时钟信号CK维持在第二逻辑电平H时，使能信号E从第一逻辑电平L转变到第二逻辑电平H。
在这种情况下，通过使能信号E的电压电平选通的晶体管N1导通，并且第一节点EN的逻辑电平转变为L。
此时，时钟信号CK的电压电平对应于第二逻辑电平H，第三节点FB1的电压电平对应于第二逻辑电平H，并且第二节点FB0的电压电平对应于第一逻辑电平L。通过晶体管N3作为被选通到时钟信号CK的电压电平(H)的结果而导通，并且通过晶体管N4作为被选通到第三节点FB1的电压电平(H)的结果而导通，第二节点FB0仍然放电。结果，通过选通到第二节点FB0的电压电平(L)的晶体管P7，第四节点NECK的逻辑电平连续地维持在第二逻辑电平H。
在时间T6，当时钟信号CK维持在第二逻辑电平H时，使能信号E从第二逻辑电平H转变到第一逻辑电平L。
在这种情况下，尽管由使能信号E的电压电平(对应于第一逻辑电平L)选通的晶体管P2导通，但由于时钟信号CK具有第二逻辑电平H的值，所以晶体管P0没有导通。因此，在达到时钟信号CK从第二逻辑电平H转变到第一逻辑电平L的时间之前，第一节点EN的逻辑电平维持第一逻辑电平L。
因此，通过被选通到第三节点FB1的电压电平(对应于第一逻辑电平L)的导通的晶体管P5、以及被选通到对应于第一逻辑电平L的第一节点EN的电压电平的导通的晶体管P4，第二节点FB0仍维持充电状态。通过选通到第二节点FB0的电压电平(对应于第二逻辑电平H)的晶体管N8、以及选通到时钟信号CK的电压电平(对应于第二逻辑电平L)的晶体管N7，第四节点NECK的逻辑电平仍然维持在第一逻辑电平L。
根据本公开的各个实施例的半导体电路1可以以前述方式执行稳定的时钟选通操作。
在下文中，将参考图4至图7描述半导体电路1的具体操作。
图4至图7是用于说明根据本公开的实施例的半导体电路的操作的电路图。
参考图4，第一电路10接收时钟信号CK、使能信号E或扫描使能信号SE(对应于第一逻辑电平L)中的每一个的输入。以下，图4至图7主要描述使能信号E的变化，为了如图2和图3一样便于说明，假设扫描使能信号SE在第一逻辑电平L保持恒定。
参考第一电路10，因为所有晶体管P0、P1和P2都导通并且晶体管N0和N1都截止，所以第一节点EN具有第二逻辑电平H的值。
参考第二电路20，因为晶体管N2被选通到第一节点EN的电压电平(对应于第二逻辑电平H)并且导通，所以第二节点FB0具有第一逻辑电平L的值。
参考第三电路30，因为晶体管P6被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并且导通，所以第三节点FB1具有第二逻辑电平H的值。
参考第四电路40，晶体管P7被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并且导通。晶体管P8被选通到时钟信号CK的电压电平(对应于第一逻辑电平L)并且导通。因此，第四节点NECK具有第二逻辑电平H的值。
接下来，参考图5，当使能信号E处于第一逻辑电平L时，时钟信号CK从第一逻辑电平L转变到第二逻辑电平H。
参考第一电路10，晶体管P1和P2两者仍然处于导通状态，并且晶体管N0和N1两者仍然处于截止状态，但是晶体管P0截止。因此，第一节点EN处于浮置状态。
参考第二电路20，晶体管N3被选通到时钟信号CK的电压电平，现在改变到第二逻辑电平H并且导通。晶体管N4被选通到在图4中具有第二逻辑电平H的第三节点FB1的电压电平并且导通。因此，第二节点FB0维持第一逻辑电平L的值。
参考第三电路30，因为晶体管P6被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并维持导通状态，所以第三节点FB1维持第二逻辑电平H的值。
也就是说，如图4所示，当时钟信号CK处于第一逻辑电平L时，第二节点FB0的值由选通到第一节点EN的电压电平的晶体管N2提供的电压电平(即，地电压的电平)确定。第三节点FB1的值可以由第二节点FB0的电压电平确定。换句话说，当时钟信号CK处于第一逻辑电平L时，第二节点FB0的值由第一节点EN的电压电平确定，并且第三节点FB1的值可以由第二节点FB0的电压电平确定。当时钟信号CK从第一逻辑电平L转变到第二逻辑电平H时，第二节点FB0的值通过第三节点FB1的电平电压维持不变。第三节点FB1的值可以通过第二节点FB0的电压电平维持不变。
参考第四电路40，因为晶体管P7被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并维持导通状态，所以第四节点NECK维持第二逻辑电平H的值。
接下来，参考图6，第一电路10接收时钟信号CK(对应于第一逻辑电平L)和使能信号E(对应于第二逻辑电平H)的输入。
参考第一电路10，因为晶体管P2截止并且晶体管N1导通，所以第一节点EN通过晶体管N1放电，并且具有第一逻辑电平L的值。
参考第二电路20，晶体管P3被选通到时钟信号CK的电压电平(对应于第一逻辑电平L)并且导通。晶体管P4被选通到第一节点EN的电压电平(对应于第一逻辑电平L)并且导通。因此，第二节点FB0具有第二逻辑电平H的值。
参考第三电路30，因为晶体管N5被选通到第二节点FB0的电压电平(对应于第二逻辑电平H)并且导通，所以第三节点FB1通过晶体管N5和晶体管N1放电，并且具有第一逻辑电平L的值。
参考第四电路40，晶体管P8被选通到时钟信号CK的电压电平(对应于第一逻辑电平L)并且导通，第四节点NECK具有第二逻辑电平H的值。
接下来，参考图7，当使能信号E处于第二逻辑电平H时，时钟信号CK从第一逻辑电平L转变到第二逻辑电平H。
参考第一电路10，因为晶体管P2仍然处于截止状态并且晶体管N1仍然处于导通状态，所以第一节点EN通过晶体管N1放电，并且具有第一逻辑电平L的值。
参考第二电路20，晶体管P5通过被选通到图6中具有第一逻辑电平L的第三节点FB1的电压电平而导通。晶体管P4通过被选通到第一节点EN的电压电平(对应于第一逻辑电平L)而导通。因此，第二节点FB0维持第二逻辑电平H的值。
参考第三电路30，因为晶体管N5被选通到第二节点FB0的电压电平(对应于第二逻辑电平H)并维持导通状态，所以第三节点FB1通过晶体管N5和晶体管N1放电，并维持第一逻辑电平L的值。
也就是说，如图6所示，当时钟信号CK处于第一逻辑电平L时，第二节点FB0的值由(选通到时钟信号CK的电压电平的)晶体管P3和(选通到第一节点EN的电压电平的)晶体管P4提供的电压电平(即，电源电压的电平)确定。第三节点FB1的值可以由第二节点FB0的电压电平确定。换句话说，当时钟信号CK处于第一逻辑电平L时，第二节点FB0的值由第一节点EN的电压电平确定，并且第三节点FB1的值可以由第二节点FB0的电压电平确定。现在，当时钟信号CK从第一逻辑电平L转变到第二逻辑电平H时，第二节点FB0的值由第三节点FB1的电压电平维持不变，并且第三节点FB1的值可以由第二节点FB0的电压电平维持不变。
参考第四电路40，晶体管N8被选通到第二节点FB0的电压电平(对应于第二逻辑电平H)并且导通。晶体管N7被选通到时钟信号CK的电压电平(对应于第二逻辑电平H)并且导通。因此，第四节点NECK通过晶体管N7和N8放电，并且具有第一逻辑电平L的值。
这里，注意，第四节点NECK也通过晶体管N6、晶体管N5和晶体管N1放电。原因是晶体管N6被选通到时钟信号CK的电压电平(对应于第二逻辑电平H)并且导通，以电连接第三节点FB1和第四节点NECK。换句话说，第四节点NECK也可以通过第三节点FB1和第一节点EN放电。
当第四节点NECK通过两个路径放电时，可以显著改善半导体电路1的操作速度。换句话说，第四节点NECK通过第三节点FB1和第一节点EN放电的路径变为允许使能信号E(或扫描使能信号SE)的输入数据经由第一节点EN、第三节点FB1和第四节点NECK快速传播到节点ECK的路径。
此外，还注意到，在第四节点NECK放电之后，当使能信号E从第二逻辑电平H转变为第一逻辑电平L时，第四节点NECK不影响半导体电路1的操作。在第四节点NECK放电之后，即使使能信号E从第二逻辑电平H转变到第一逻辑电平L并且晶体管N1截止，第一节点EN也可以维持由通过晶体管N5、N6、N7和N8形成的路径放电的状态，晶体管N5、N6、N7和N8都导通并且彼此电连接。
图8是用于说明根据本公开的另一实施例的半导体电路的电路图。
参考图8，根据本公开的另一实施例的半导体电路2包括第一逻辑门G1、第二逻辑门G2、第三逻辑门G3以及晶体管P6、N5和N6。在本公开的一些实施例中，半导体电路2还可以包括反相器G0，其接收第四节点NECK的电压电平的输入，并输出反相的电压电平。
第一逻辑门G1接收时钟信号CK、使能信号E或扫描使能信号SE的输入。第一逻辑门G1执行第一逻辑运算以将输出信号输出到第一节点EN。
虽然在图8中第一逻辑门G1由3输入NOR逻辑门表示，但是本公开的范围不限于此。也就是说，第一逻辑门G1可以被提供为对时钟信号CK、使能信号E或扫描使能信号SE执行NOR逻辑运算的任何形式的逻辑门。
第二逻辑门G2接收第一逻辑门G1的第一输出信号、时钟信号CK和第三节点FB1的信号的输入，并且执行第二逻辑运算以将第二输出信号输出到第二节点FB0。
具体地，第二逻辑门G2包括AND-NOR复合逻辑门。第二逻辑运算可以包括对时钟信号CK和第三节点FB1的信号的AND逻辑运算、以及对第一输出信号和AND逻辑运算的结果信号的NOR逻辑运算。
第三逻辑门G3接收第二逻辑门G2的第二输出信号和时钟信号CK的输入。第三逻辑门G3执行第三逻辑运算以将输出信号输出到第四节点NECK。
具体地，第三逻辑门G3包括NAND逻辑门。第三逻辑运算可以包括第二输出信号和时钟信号CK的NAND逻辑运算。
晶体管P6被选通到第二输出信号的电压电平，以将电源电压提供给第三节点FB1。晶体管N5被选通到第二输出信号的电压电平，以向第三节点FB1提供地电压。也就是说，晶体管P6和N5彼此串联连接，以根据第二输出信号的电压电平确定第三节点FB1的值。
晶体管N6被选通到时钟信号CK的电压电平，以电连接第三节点FB1和第四节点NECK。
在本实施例中，晶体管P6是P型晶体管，并且晶体管N5和N6可以是N型晶体管。
在下文中，将参照图9至图12描述半导体电路2的具体操作。
图9至图12是用于说明根据本公开的另一实施例的半导体电路的操作的电路图。
第一逻辑门G1接收时钟信号CK、使能信号E或扫描使能信号SE(对应于第一逻辑电平L)中的每一个的输入。以下，图9至12主要描述使能信号E的变化，与图2和图3中一样，假设扫描使能信号SE处于恒定的第一逻辑电平L，以方便说明。
在图9中，第一逻辑门G1对时钟信号CK和使能信号E(对应于第一逻辑电平L)中的每一个执行NOR逻辑运算。第一逻辑门G1将第一输出信号(对应于第二逻辑电平H)输出到第一节点EN。因此，第一节点EN具有第二逻辑电平H的值。
第二逻辑门G2对第一逻辑电平L的时钟信号CK和第三节点FB1的信号执行AND逻辑运算。第二逻辑门G2对AND逻辑运算的结果信号和第一输出信号执行NOR逻辑运算。然而，由于第一输出信号具有第二逻辑电平H的值，所以不管AND逻辑运算的结果信号的逻辑电平的值如何，第二逻辑门G2输出第二输出信号(对应于第一逻辑电平L)到第二节点FB0。因此，第二节点FB0具有第一逻辑电平L的值。
晶体管N5和P6可以对应于先前实施例的第三电路30。由于第三电路30被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并且导通，所以第三节点FB1具有第二逻辑电平H的值。
第三逻辑门G3可以对第一逻辑电平L的第二输出信号和第一逻辑电平L的时钟信号CK执行NAND操作。第三逻辑门G3输出第三输出信号(对应于第二逻辑电平H)到第四节点NECK。因此，第四节点NECK具有第二逻辑电平H的值。
接下来，参考图10，当使能信号E处于第一逻辑电平L时，时钟信号CK从第一逻辑电平L转变到第二逻辑电平H。
第一逻辑门G1对时钟信号CK(对应于第二逻辑电平H)和使能信号E(对应于第一逻辑电平L)执行NOR逻辑运算。第一逻辑门G1将第一输出信号(对应于第一逻辑电平L)输出到第一节点EN。因此，第一节点EN具有第一逻辑电平L的值。
第二逻辑门G2对第二逻辑电平H的时钟信号CK和在图9中具有第二逻辑电平H的第三节点FB1的信号执行AND逻辑运算。第二逻辑门G2对AND逻辑运算的结果信号和第一输出信号(对应于第一逻辑电平L)执行NOR逻辑运算。结果，第二逻辑门G2将第二输出信号(对应于第一逻辑电平L)输出到第二节点FB0。因此，第二节点FB0维持第一逻辑电平L的值。
晶体管N5和P6可以对应于先前实施例的第三电路30。参考第三电路30，由于第三电路30的晶体管P6被选通到第二节点FB0的电压电平(对应于第一逻辑电平L)并维持导通状态，所以第三节点FB1维持第二逻辑电平的值。
也就是说，当时钟信号CK从第一逻辑电平L转变到第二逻辑电平H时，第二节点FB0的值由第三节点FB1的电压电平维持不变。第三节点FB1的值可以由第二节点FB0的电压电平维持不变。
第三逻辑门G3对第一逻辑电平L的第二输出信号和第二逻辑电平H的时钟信号CK执行NAND运算。第三逻辑门G3输出第三输出信号(对应于第二逻辑电平H)到第四节点NECK。因此，第四节点NECK维持第二逻辑电平H的值。
接下来，参考图11，第一逻辑门G1接收时钟信号CK(对应于第一逻辑电平L)和使能信号E(对应于第二逻辑电平H)的输入。
第一逻辑门G1对使能信号E(对应于第二逻辑电平H)和时钟信号CK(对应于第一逻辑电平L)执行NOR逻辑运算。第一逻辑门G1将第一输出信号(对应于第一逻辑电平L)输出到第一节点EN。因此，第一节点EN具有第一逻辑电平L的值。
第二逻辑门G2对第一逻辑电平L的时钟信号CK和第三节点FB1的信号执行AND逻辑运算。第二逻辑门G2对AND逻辑运算的结果信号和第一输出信号执行NOR逻辑运算。然而，由于时钟信号CK具有第一逻辑电平L的值，因此AND逻辑运算的结果信号具有第一逻辑电平L的值。因此，第二逻辑门G2输出第二输出信号(对应于第二逻辑电平H)至第二节点FB0。因此，第二节点FB0具有第二逻辑电平H的值。
如上所述，晶体管N5和P6可以对应于较早实施例的第三电路30。参考第三电路30，由于第三电路30的晶体管N5被选通到第二节点FB0的电压电平(对应于第二逻辑电平H)并且导通，所以第三节点FB1具有第一逻辑电平L的值。
第三逻辑门G3对第二逻辑电平H的第二输出信号和第一逻辑电平L的时钟信号CK执行NAND运算。第三逻辑门G3输出第三输出信号(对应于第二逻辑电平H)到第四节点NECK。因此，第四节点NECK具有第二逻辑电平H的值。
接下来，参考图12，当使能信号E处于第二逻辑电平H时，时钟信号CK从第一逻辑电平L转变到第二逻辑电平H。
第一逻辑门G1对时钟信号CK(对应于第二逻辑电平H)和使能信号E(对应于第二逻辑电平H)中的每一个执行NOR逻辑运算。第一逻辑门G1将第一输出信号(对应于第一逻辑电平L)输出到第一节点EN。因此，第一节点EN具有第一逻辑电平L的值。
第二逻辑门G2对时钟信号CK(对应于第二逻辑电平H)和在图11中已经具有第一逻辑电平L的第三节点FB1的信号执行AND逻辑运算。第二逻辑门G2对AND逻辑运算的结果信号和第一输出信号(对应于第一逻辑电平L)执行NOR逻辑运算。结果，第二逻辑门G2将第二输出信号(对应于第二逻辑电平H)输出到第二节点FB0。因此，第二节点FB0维持第二逻辑电平H的值。
如上所述，晶体管N5和P6可以对应于较早实施例的第三电路30。参考第三电路30，由于第三电路30的晶体管N5被选通到第二节点FB0的电压电平(对应于第二逻辑电平H)并维持导通状态，所以第三节点FB1维持第一逻辑电平L的值。
也就是说，当时钟信号CK从第一逻辑电平L转变到第二逻辑电平H时，第二节点FB0的值由第三节点FB1的电压电平维持不变。第三节点FB1的值可以由第二节点FB0的电压电平维持不变。
第三逻辑门G3对第二逻辑电平H的第二输出信号和第二逻辑电平H的时钟信号CK执行NAND运算。第三逻辑门G3输出第三输出信号(对应于第一逻辑电平L)到第四节点NECK。因此，第四节点NECK具有第一逻辑电平L的值。
这里，注意，第四节点NECK也通过晶体管N6和晶体管N5放电。原因是晶体管N6被选通到时钟信号CK的电压电平(对应于第二逻辑电平H)，并且被导通以电连接第三节点FB1和第四节点NECK。换句话说，第四节点NECK也可以通过第三节点FB1和第一节点EN放电。
当第四节点NECK通过这两个路径放电时，可以显着改善根据本公开的各个实施例的半导体电路2的操作速度。换句话说，第四节点NECK通过第三节点FB1和第一节点EN放电的路径变为允许使能信号E(或扫描使能信号SE)的输入数据经由第一节点EN、第三节点FB1和第四节点NECK快速传播到节点ECK的路径。
上述半导体电路1和2也可以被描述为包括以下节点。
半导体电路1和2包括第一节点EN、第二节点FB0、第三节点FB1和第四节点NECK。当时钟信号CK处于第一逻辑电平L时，第一节点EN具有与使能信号E或扫描使能信号SE的逻辑电平不同的逻辑电平值。第二节点FB0具有当时钟信号CK处于第一逻辑电平L时由第一节点EN的逻辑电平确定、而当时钟信号CK处于第二逻辑电平H时由第三节点FB1的逻辑电平确定的值。第三节点FB1具有由第二节点FB0的逻辑电平确定的值。当时钟信号CK处于第二逻辑电平H时，第四节点NECK具有由第二节点FB0的逻辑电平确定的值。
这里，第四节点NECK可以通过晶体管N5和晶体管N6放电。晶体管N5被选通到第二节点FB0的电压电平，以向第四节点NECK提供地电压。晶体管N6被选通到时钟信号CK的电压电平，以电连接第三节点FB1和第四节点NECK。
当使能信号E或扫描使能信号SE处于第一逻辑电平L时，第二节点FB0可以具有第一逻辑电平L，并且第三节点FB1可以具有第二逻辑电平H。此外，第四节点NECK可以具有第二逻辑电平H。这在例如图9和图10的实施例中被描述。
当使能信号E或扫描使能信号SE处于第二逻辑电平H时，第二节点FB0可以具有第二逻辑电平H，并且第三节点FB1可以具有第一逻辑电平L。这里，第三节点FB1可以通过第一节点EN放电。此外，如图11的实施例所示，当时钟信号CK处于第一逻辑电平L时，第四节点NECK可以具有第二逻辑电平H。如图12的实施例所示，当时钟信号CK处于第二逻辑电平H时，第四节点NECK可以具有第一逻辑电平L。这里，当时钟信号CK处于第二逻辑电平H时，第四节点NECK可以通过晶体管N6、第三节点FB1和第一节点EN放电。
图13是包括根据本公开的实施例的半导体电路的片上系统(SoC)的系统的框图。
参考图13，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
中央处理单元1010可以执行驱动SoC系统1000所需的操作。在本公开的一些实施例中，中央处理单元1010可以被配置为包括多个核的多核环境。
多媒体系统1020可以用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
总线1030可以用于中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050之间的数据通信。在本公开的一些实施例中，总线1030可以具有多层结构。具体地，总线1030可以是但不限于多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)。
存储器系统1040可以提供应用处理器1001连接到外部存储器(例如，DRAM 1060)并且高速操作所需的环境。在本公开的一些实施例中，存储器系统1040可以包括控制外部存储器(例如，DRAM 1060)所需的单独的控制器(例如，DRAM控制器)。
外围电路1050可以提供SoC系统1000平滑连接到外部设备(例如，主板)所需的环境。因此，外围电路1050可以包括使得连接到SoC系统1000的外部设备能够与SoC系统1000兼容的各种接口。
DRAM 1060可以用作应用处理器1001的操作所需的操作存储器。在本公开的一些实施例中，DRAM 1060可以放置在应用处理器1001之外。具体地，DRAM 1060可以与应用处理器1001以封装体叠层(package on package,PoP)的形式封装。
可以将根据本公开的上述实施例的半导体电路中的任一个提供为SoC系统1000的组成元件中的至少一个。
图14是示出包括根据本公开的实施例的半导体电路的电子系统的框图。
参考图14，根据本公开的实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)设备1120、存储器设备1130、接口1140和总线1150。控制器1110、I/O设备1120、存储器设备1130和/或接口1140可以通过总线1150彼此连接。总线1150用作用于发送数据的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行与微处理器、数字信号处理器和微控制器类似的功能的逻辑器件中的至少一个。I/O设备1120可以包括键区、键盘和显示设备。存储器设备1130可以存储数据和/或命令。接口1140可以用于向通信网络发送数据或从通信网络接收数据。接口1140可以是有线或无线接口。在示例中，接口1140可以包括天线或有线或无线收发器。
虽然在图中未示出，但是电子系统1100可以是用于改进控制器1110的操作的操作存储器，并且还可以包括高速DRAM或SRAM。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送或接收信息所有类型的电子产品。
电子系统1100的组成元件中的至少一个可以采用根据本公开的上述实施例的半导体电路中的至少一个。
图15至图17是示出可以应用根据本公开的一些实施例的半导体电路的半导体系统的示例的图。
图15示出平板PC 1200，图16示出了笔记本计算机1300，并且图17示出了智能电话1400。根据本公开的实施例的半导体电路中的至少一个可以用在平板PC1200、笔记本计算机1300和智能电话1400中。
此外，本领域技术人员将认识到，本公开的一些实施例的半导体电路还可以应用于除了本文阐述的那些之外的其它IC器件。也就是说，虽然上面已经描述了作为根据本实施例的半导体系统的示例的平板PC 1200、笔记本计算机1300和智能电话1400，但是根据本实施例的半导体系统的示例不限于平板PC 1200、笔记本计算机1300和智能电话1400。在本公开的一些实施例中，半导体系统可以被提供为计算机、超移动PC(UMPC)、工作站、网书计算机、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒、数字照相机、三维电视机、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等。
尽管已经参照本发明的示例性实施例具体示出和描述了本文描述的半导体电路，但是本领域普通技术人员将理解，在不脱离由所附权利要求定义的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。示例性实施例应当被认为仅是描述性的，而不是为了限制的目的。

Claims (20)

1.一种半导体电路，包括：
第一电路，其基于时钟信号的电压电平、以及使能信号的电压电平或扫描使能信号的电压电平，确定第一节点的值；
第二电路，其基于所述第一节点的电压电平和所述时钟信号的电压电平确定第二节点的值；
第三电路，其基于所述第二节点的电压电平确定第三节点的值；以及
第四电路，其基于所述第二节点和所述时钟信号的电压电平确定第四节点的值，
其中，所述第三电路包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管彼此串联连接并且选通到所述第二节点的电压电平，以确定所述第三节点的值，以及
其中，所述第四电路包括第三晶体管，其被选通到所述时钟信号的电压电平，以电连接所述第三节点和所述第四节点。
2.根据权利要求1所述的半导体电路，
其中，所述第一电路包括第四晶体管、第五晶体管、以及第六晶体管，所述第四晶体管被选通到所述时钟信号的电压电平以提供电源电压，所述第五晶体管与所述第四晶体管串联连接并且被选通到所述使能信号的电压电平，以将电源电压提供给第一节点，所述第六晶体管被选通到使能信号的电压电平，以向第一节点提供地电压。
3.根据权利要求1所述的半导体电路，
其中，所述第一电路还包括第四晶体管、第五晶体管、以及第六晶体管，所述第四晶体管被选通到所述时钟信号的电压电平以提供电源电压，所述第五晶体管与所述第四晶体管串联连接并且被选通到所述扫描使能信号的电压电平，以向所述第一节点提供所述电源电压，所述第六晶体管被选通到所述扫描使能信号的电压电平，以向所述第一节点提供地电压。
4.根据权利要求1所述的半导体电路，
其中，所述第二电路包括：第四晶体管，其被选通到所述时钟信号的电压电平以提供电源电压；第五晶体管，其与所述第四晶体管并联连接并且被选通到所述第三节点的电压电平，以提供所述电源电压；第六晶体管，其与所述第四晶体管和所述第五晶体管串联连接，并且被选通到所述第一节点的电压电平，以向所述第二节点提供电源电压；第七晶体管，其被选通到所述第一节点的电压电平以向所述第二节点提供地电压；第八晶体管，其被选通到所述第三节点的电压电平以提供所述地电压；以及第九晶体管，其与所述第八晶体管串联连接并且被选通到所述时钟信号的电压电平，以向所述第二节点提供所述地电压。
5.根据权利要求4所述的半导体电路，
其中，当所述时钟信号的电压电平为第一逻辑电平时，所述第二节点的值由所述第四晶体管、所述第六晶体管和所述第七晶体管中的至少一个提供的电压电平确定，并且第三节点值由第二节点的电压电平确定。
6.根据权利要求5所述的半导体电路，
其中，当所述时钟信号的电压电平从所述第一逻辑电平转变为第二逻辑电平时，所述第二节点的值由所述第三节点的电压电平维持，并且所述第三节点的值由所述第二节点的电压电平维持。
7.根据权利要求1所述的半导体电路，
其中，所述第四电路包括：第四晶体管，其被选通到所述第二节点的电压电平，以向所述第四节点提供电源电压；第五晶体管，其并联连接到所述第四晶体管并且被选通到所述时钟信号的电压电平，以向所述第四节点提供所述电源电压；第六晶体管，其被选通到所述第二节点的电压电平以提供地电压；以及第七晶体管，其与所述第六晶体管串联连接，以向所述第四节点提供所述地电压。
8.一种半导体电路，包括：
第一节点，当时钟信号处于第一逻辑电平时，其具有与使能信号的逻辑电平或扫描使能信号的逻辑电平不同的逻辑电平值；
第二节点，其中当所述时钟信号处于所述第一逻辑电平时，由所述第一节点的逻辑电平确定第二节点的值，并且当所述时钟信号处于第二逻辑电平时，所述第二节点的值由第三节点的逻辑电平维持；
第三节点，其中第三节点的值由所述第二节点的逻辑电平确定；以及
第四节点，其中当时钟信号处于第二逻辑电平时由第二节点的逻辑电平确定第四节点的值，
其中，所述第四节点通过第一晶体管和第二晶体管放电，所述第一晶体管被选通到所述第二节点的电压电平以向所述第四节点提供地电压，所述第二晶体管被选通到所述时钟信号的电压电平，以电连接所述第三节点和第四节点。
9.根据权利要求8所述的半导体电路，
其中，当所述使能信号或所述扫描使能信号处于所述第一逻辑电平时，所述第二节点具有所述第一逻辑电平，并且所述第三节点具有所述第二逻辑电平。
10.根据权利要求9所述的半导体电路，
其中，所述第四节点具有所述第二逻辑电平。
11.根据权利要求8所述的半导体电路，
其中，当所述使能信号或所述扫描使能信号处于所述第二逻辑电平时，所述第二节点具有所述第二逻辑电平，并且所述第三节点具有所述第一逻辑电平。
12.根据权利要求11所述的半导体电路，
其中，所述第三节点通过所述第一节点放电。
13.根据权利要求11所述的半导体电路，
其中，当所述时钟信号处于所述第一逻辑电平时，所述第四节点具有所述第二逻辑电平，当所述时钟信号处于所述第二逻辑电平时，所述第四节点具有所述第一逻辑电平。
14.根据权利要求13所述的半导体电路，
其中，当所述时钟信号处于所述第二逻辑电平时，所述第四节点通过所述第二晶体管、所述第三节点和所述第一节点放电。
15.一种半导体电路，包括：
第一逻辑门，接收时钟信号、使能信号或扫描使能信号的输入，并且执行第一逻辑运算以将第一输出信号输出到第一节点；
第二逻辑门，接收所述第一逻辑门的第一输出信号、所述时钟信号和第三节点的信号的输入，并执行第二逻辑运算以将第二输出信号输出到第二节点；
第一晶体管和第二晶体管，被选通到第二逻辑门的第二输出信号的电压电平并且彼此串联连接以确定第三节点的值；
第三逻辑门，其接收所述第二逻辑门的第二输出信号和所述时钟信号的输入，并执行第三逻辑运算以将第三输出信号输出到第四节点；以及
第三晶体管，其被选通到所述时钟信号的电压电平，以电连接所述第三节点和所述第四节点。
16.根据权利要求15所述的半导体电路，
其中，所述第一逻辑运算包括对所述时钟信号、所述使能信号或所述扫描使能信号的NOR逻辑运算。
17.根据权利要求15所述的半导体电路，
其中，所述第二逻辑门包括AND-NOR复合逻辑门，
其中，所述第二逻辑运算包括对所述时钟信号和所述第三节点的信号的AND逻辑运算，以及对所述第一输出信号和所述AND逻辑运算的结果信号的NOR逻辑运算。
18.根据权利要求15所述的半导体电路，
其中，所述第三逻辑门包括NAND逻辑门，
其中，所述第三逻辑运算包括对所述第二输出信号和所述时钟信号的NAND逻辑运算。
19.根据权利要求15所述的半导体电路，
其中，当所述时钟信号的电压电平处于第一逻辑电平时，所述第二节点的值由所述第一节点的电压电平确定，并且所述第三节点的值由所述第二节点的电压电平确定。
20.根据权利要求19所述的半导体电路，
其中，当所述时钟信号的电压电平从所述第一逻辑电平转变为所述第二逻辑电平时，所述第二节点的值由所述第三节点的电压电平维持，并且所述第三节点的值由所述第二节点的电压电平维持。
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