CN107316840A - 混合接合半导体晶片的3dic结构与方法 - Google Patents

Abstract

本发明实施例提供一种混合接合半导体晶片(wafer)的3DIC结构与方法。改进形成3DIC装置的半导体晶片的混合接合产率的方法包含第一与第二晶片具有在BEOL处理中沉积且图案化的虚设金属与主要金属。虚设金属图案的金属占据任何给定的虚设金属图案区域的表面积约40％至约90％。高虚设金属表面覆盖结合使用插槽传导垫，允许晶片表面的改进的平面化用于混合接合。平面化的晶片具有最小的外形差异，对应于小于约的阶梯高度差异。平面化的第一与第二晶片对准，而后施加热与压力而混合接合；电介质至电介质，RDL至RDL。也可使用光刻控制实现约0.5mm至约1.5mm的WEE，以促进晶片边缘处的外形均匀性。用于混合接合的晶片的改进平面性造成所形成的3DIC装置的改进接合均匀性。

Description

混合接合半导体晶片的3DIC结构与方法

技术领域

本公开内容涉及混合接合半导体晶片(wafer)的3DIC结构与方法。

背景技术

半导体装置用于各种电子应用中，例如个人计算机、移动电话、数字相机、以及其它电子设备。通常经由连续沉积绝缘或介电层、传导层、以及半导体材料层于半导体衬底上方，以及使用光刻以图案化各种材料层，形成电子组件与组件于其上，而制造半导体装置。通常在单一半导体晶片上制造数十或数百个集成电路(IC)，并且沿着切割线切割IC之间而单粒化晶片上的个别裸片。例如，所述个别裸片被分别封装、封装于多芯片模块、或是其它形式的封装中。

随着对于微小化、更高速、更大的带宽、更低的功率消耗与降低的延迟时间的需求成长，已有改进半导体装置组件密度的需要。已经发展堆栈的半导体装置，例如三维集成电路(three-dimensional integrated circuits；3DIC)，以缩小实体尺寸与半导体装置的二维覆盖区(footprint)。在堆栈的半导体装置中，在不同的半导体晶片上，制造有源电路(例如逻辑、存储器、处理器电路等)。可经由常规的方法，将两个或多于两个半导体晶片或裸片配置在一起，以增加装置组件密度。所得的堆栈的半导体装置通常提供较小的尺寸架构以及改进的性能与较低的功率消耗。

发明内容

本公开内容的一些实施例提供一种用于接合晶片的方法，所述方法包括提供第一晶片，所述第一晶片具有第一虚设金属图案，所述第一虚设金属图案位于所述第一晶片的第一表面内与所述第一晶片的所述第一表面上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，所述第一范围从约40％到约90％；提供第二晶片，所述第二晶片具有第二虚设金属图案，所述第二虚设金属图案位于所述第二晶片的第三表面内与所述第二晶片的所述第三表面上，所述第二晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，所述第二范围从约40％到约90％；平面化所述第一晶片的所述第二表面；平面化所述第二晶片的所述第四表面；以及混合接合所述第四表面至所述第二表面。

附图说明

为了更完整了解代表实施例及其优点，请参阅以下说明内容以及所附随的图式。

图1为根据个别的实施例说明晶片的一部分的示意图。

图2A为说明图1代表绘示的晶片部分的剖面示意图(沿着A-A剖面)。

图2B为说明图1代表绘示的晶片部分的另一剖面示意图(沿着B-B剖面)。

图2C为说明图1代表绘示的晶片部分的另一剖面示意图(沿着C-C剖面)。

图3A为图1代表绘示的晶片部分的俯视图。

图3B为根据另一代表实施例说明晶片部分的俯视图。

图4到9为根据代表实施例说明制造3DIC装置中各种阶段的等角剖面侧视示意图。

图4为侧视图(沿着图1的B-B剖面)，说明线后端(backend of line，BEOL)处理的晶片部分10，供进一步处理与混合接合。

图5为侧视图(沿着图1的A-A剖面)，说明BEOL处理的晶片部分10，供进一步处理与混合接合。

图6为晶片部分10的剖面侧视图，根据代表实施例说明重布通路600与重布层(RDL)710的形成。

图7为说明用以与第二晶片800'对准的第一晶片800的剖面侧视图。

图8为说明用以接触第二晶片800'的第一晶片800的剖面侧视图。

图9为剖面侧视图，说明第一晶片800混合接合至第二晶片800'以形成混合接合的3DIC装置1050。

图10为根据代表实施例说明制备用于混合接合的晶片的方法流程图。

图11为根据代表实施例说明混合接合第一与第二晶片的方法的流程图。

图12为根据代表实施例说明RDL承接区(RDL landing region)。

图13A为根据代表实施例说明混合接合两个晶片之后所拍摄的共焦扫描声学显微镜(confocal scanning acoustic microscopy，C-SAM)图像。

图14A为根据常规3DIC制造技术的C-SAM图像。

图13B为根据代表实施例说明在混合接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像(topography profile image)。

图14B为根据常规制造技术说明在3DIC接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像。

伴随且形成本说明书的部分的图式代表说明本公开内容的一些方面。应注意图式所绘示的特征非必须依照比例绘示。

具体实施方式

本公开内容提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。为简化说明起见，本公开内容也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例而言，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致第一特征与第二特征并不直接接触。本公开内容中的各种范例可能使用重复的参考数字和/或文字注记。此重复使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例和/或配置之间的关联性。此外，本公开内容可重复参考数字后接主要命名，意指对应于主要命名的组件与对应于非主要命名的组件的类似特征具有关系，例如第一晶片800与第二晶片800'、或第一虚设金属图案300与第二虚设金属图案300'、或类似者。

半导体产业于各种电子组件的集成密度经历快速成长与改进。通常，集成密度的改进来自于最小特征尺寸的缩小，使得集成更多组件于较小的尺寸架构中。这些集成改进本质上主要为二维，因为集成的组件所占据的区域通常在半导体晶片的表面上。虽然光刻的显著改进已经对于2D集成电路(IC)形成造成相当大的改进，然而对于在二维可达成的密度具有实体限制。这些限制之一为制造分离组件所需要的最小尺寸。当芯片中集成更多装置时，需要更复杂的设计。因此，已经发展三维IC(3DIC)以解决这些限制中的一些。在生产3DIC的代表制造工艺中，形成两个或多于两个晶片，各自包含IC。而后，所述晶片接合所对准的对应的装置组件。

与常规3DIC制造方法相关的问题涉及达到高程度的平面性(即局部与全面外形差异(topographic differential)的最小化)，因而在晶片之间可形成可接受的接合。如果所述晶片的平面性未在规定的规格内，则可能要成非接合区域“泡泡(bubble)”或其它非均匀性，使得所形成的与所述接合区对立的装置不具功能。如果缺陷速度够高，则不良接合的晶片可能被废弃，因而增加制造费用。需要经由改进参与制造具良好接合均匀性的装置的晶片接合产率，而降低3DIC的制造费用。

图1代表说明在线后端(BEOL)处理中形成顶部金属组件之后的制造阶段的晶片的部分10的示意图。如图所示，晶片部分10可对应于第一晶片的裸片区。晶片部分10通常具有上覆的有源和/或无源结构(为清楚说明而未绘示，讨论如后所述)。图1表示对应于晶片部分10的不同的剖视图式的三个剖面：A-A剖面，对应于图2A；B-B剖面；对应于图2B；以及C-C剖面，对应于图2C。虚设金属组件(dummy metal feature)110a提供作为图2A、3A与5中特征说明的参考点；虚设金属组件110b提供作为图2B、3A与4中特征说明的参考点；以及虚设金属组件110c提供作为图2C与3A中特征说明的参考点。图3A代表说明虚设金属组件110a、110b、110c作为虚设金属图案300的经选择的数组组件。

在形成BEOL顶部金属组件之后，第一晶片与第二晶片可被进一步处理并且接着混合接合彼此以形成3DIC装置。在BEOL处理中，BEOL金属(例如Cu、Al、W、Ti、TiN、Ta、TaN、AlCu或类似物)可被图案化以产生虚设金属图案300(图3A)以及金属垫200(图2B、4、5)。图1、2A至2C、3A、4与5说明由BEOL工艺提供晶片部分10以沉积且图案化顶部金属组件。形成虚设金属组件与垫组件的方法为所述技术中已知的。请参阅例如2012年3月22日申请的美国专利第8,753,971号“用于封装结构的虚设金属设计”，其全文并入本案作为参考。

在代表的实施例中，金属垫200包括插槽垫(slotted pad)120(金属/传导部分)，具有介电杆(dielectric bar)130a、130b、130c于插槽垫120的金属杆之间，如图1、2A、2B、2C所示。制造插槽金属垫结构的方法是所述技术中已知的，因而为求简洁，在本公开内容中不再赘述。请参阅例如2012年11月15日申请的美国专利第9,177,914号“TSV上方的金属垫结构以减少上金属层的短路(Metal Pad Structure Over TSV to Reduce Shorting ofUpper Metal Layer)”，其全文并入本案作为参考。

如图3所示，虚设金属图案300可包括配置于数组中的多个虚设金属组件(例如110a、110b、110c作为虚设金属图案300的代表组件)。在BEOL处理中，在绝缘层100的凹部中形成虚设金属组件中。在代表的实施例中，虚设金属图案300的形成与金属垫200的形成可大体同时发生。在另一代表的实施例中，形成虚设金属图案300的材料(例如Cu、Al、W、Ti、TiN、Ta、TaN、AlCu或类似物)可与包括插槽垫120的传导材料相同。在实施例中，虚设金属图案300与金属垫200的形成可包含毯状(blanket)沉积金属层，而后进行蚀刻，其可为使用Cl₂与BCl₃(例如氯化物)作为蚀刻剂的干式蚀刻。虚设金属图案300可不具有电性功能，并且可不电连接到上方的有源电路。在其它的实施例中，可形成额外的伪图案(dummypattern)，所述伪图案可包含为重布通路和/或虚设金属线或垫。形成额外的伪图案可经由将局部压力重布于晶片或芯片的较大区域而改进黏着性或是减少压力。在其它代表实施例中，虚设金属图案300不需要配置为线性数组，而是可包括非线性、曲线、斐波那契(Fibonacci)、几何顺序、或是虚设金属特征组件的其它均匀分布。在其它代表实施例中，虚设金属图案300不需要配置为均匀分布，而是可包括虚设金属特征组件的随机或不规则分布。

在实施例中，虚设金属图案300的合计(aggregate)表面积(或是包括所述虚设金属图案的金属组件的剖面表面积的总和)可为晶片部分10的对应表面积的约40％到约90％。在另一实施例中，包括虚设金属图案300的虚设金属组件的剖面表面积的总和可为虚设金属图案300的对应总表面积的约50％到约85％。在另一实施例中，虚设金属图案300的合计(aggregate)表面积可为晶片部分10的对应表面积的约80％。

在代表的实施例中，区域的虚设金属图案300的金属表面积相对于虚设金属图案300的总表面积的百分比范围为约40％到约90％。在另一代表的实施例中，虚设金属图案300的金属表面积相对于晶片的总表面积的百分比小于约50％。在另一代表的实施例中，虚设金属图案300的金属表面积相对于裸片的总表面积的百分比小于约50％。在另一代表的实施例中，虚设金属表面积与总介电表面积的比例为约1：10到约1：20。在另一代表的实施例中，总主动金属表面积(total active metal surface area)与总虚设金属表面积的比例为约3：1到约10：1。

根据代表的实施例，形成介电杆130a、130b、130c的材料可包括与绝缘层100相同的材料(例如电性绝缘或介电材料、或类似者)。例如，介电杆130a、130b、130c与绝缘层100可包括SiO₂。其它的介电材料可替换或结合地用于介电杆130a、130b、130c与绝缘层100。

虚设金属图案300的虚设金属组件(例如110a、110b、110c)可包括相当于正方形的剖面形状，如图1、2A至2C与3A所示。替换或结合地，其它的剖面形状可包括圆形(例如虚设金属场350，如图3B所示)、椭圆形、椭球、卵圆形、规则多边形(例如等边三角形、规则五边形、规则六边形、星形等，包含大于三的对称的任何级数的其它规则多边形)、不规则多边形(例如等腰三角形、不等边三角形、矩形、梯形、长菱形等，包含具有大于三的任何边数的其它不规则多边形)和/或其组合。可理解任何剖面形状通常是由上述形状的重叠或分离组合而呈现。据此，本公开内容所公开的虚设金属组件的代表实施例不限于任何特定的剖面形状。此外，虚设金属图案300的虚设金属组件可包括聚集的、延伸的、连接的或是图案化的形状，例如交错杆(staggered bar)、环、外围边框、波纹图案、人字图案、螺旋图案、或类似者。

晶片部分10的多个虚设金属组件可具有沿着给定的数组坐标或表面尺寸的大体连续的分布；例如沿着图1与图2C所示的C-C剖面的虚设金属组件(包含虚设金属组件110c)。其它子组(subset)的虚设金属组件可具有沿着不同数组坐标或表面尺寸的不连续或中断的分布；例如沿着图1、图2A与图5所示的A-A剖面(包含虚设金属组件110a)；以及如图1、图2B与图4所示的B-B剖面(包含虚设金属组件110b)。虚设金属图案300中的不连续或中断的分布可适合经配置或用以提供用于配置例如互连结构(例如金属垫200/插槽垫120)至上方的有源装置或其它装置组件的区域或区。

如从BEOL工艺提供，晶片部分10通常包括位于绝缘层100下方的各种层。在代表实施例中，第一SiN层150位于绝缘层100下方，第一氧化物层160位于第一SiN层150下方，以及第二SiN层170位于第一氧化物层160下方。可理解可替换或结合使用各种其它层架构和/或材料选择，以及所公开的实施例不限于本公开内容所述的层架构和/或材料选择，唯一例外的是绝缘层100通常包括电性绝缘或是介电材料，因而虚设金属图案300的虚设金属组件彼此电性隔离并且与有源互连结构(例如金属垫200/插槽垫120或类似物)电性隔离。

在BEOL工艺图案化顶部金属组件之前，可使用各种工艺，形成各种微电子装置组件(未绘示于图式中)于虚设金属图案300与金属垫200上方。根据各种代表实施例，以及所述技术中的技术人士可知BEOL工艺可提供晶片部分10与配置的微电子组件或其它装置组件。

根据图10所示的代表实施例，方法1100的开始为在BEOL处理中，金属垫20与虚设金属图案300于晶片中的形成1110。从BEOL工艺提供并且如图5所示，虚设金属图案300凹陷于绝缘层100内(并且具有与表面500齐平的顶表面)。插槽垫120凹陷于绝缘层100内(并且具有与表面500齐平的顶表面)。根据代表实施例，在插槽垫120形成于其中之后，介电杆130a、130b、130c包括剩余的绝缘层100的部分。金属垫200包括介电杆130a、130b、130c与插槽垫120。

根据代表实施例，于第二SiN层170上方沉积第二氧化物层730，以及于第二氧化层730上方沉积介电层720。可经由高密度等离子化学气相沉积(high-density plasmachemical vapor deposition，HDP-CVD)，例如使用硅烷(SiH₄)与氧气(O₂)作为前驱物、或可流动的CVD(FCVD)(例如，远程等离子系统中CVD基底材料沉积，而后硬化转换为另一材料)和/或类似者，沉积第二氧化物层730。可使用任何合适的方法，例如原子层沉积(ALD)、化学气相沉积(CVD)、HP-CVD、物理气相沉积(PVD)和/或类似者，沉积介电层720。在代表实施例中，介电层720可包括SiON；然而，可替换或结合使用任何合适的介电材料(例如SiN)。

方法1100继续重布通路600的形成1120以及重布层(RDL)710的形成1130。第一蚀刻工艺形成重布通路开口于介电层720、第二氧化物层730、第二SiN层170与第一氧化物层160中向下至第一SiN层150(例如第一蚀刻停止)。第一蚀刻可为任何可接受的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch；RIE)、中性射束蚀刻(neutral beam etch；NBE)、湿式蚀刻和/或类似者。可经由灰化和/或湿式剥除工艺，移除用以定义第一蚀刻区的光阻。在一些实施例中，在光阻的沉积之前，在介电层720上方可形成硬屏蔽，在此例子中，来自光阻显影的图案会被转移至硬屏蔽，并且图案化的硬屏蔽会被用以蚀刻下方的层720、730、170、160。

第二蚀刻工艺形成重布层开口于介电层720与第二氧化物层730中，下至第二SiN层170(例如第二蚀刻停止)。在代表实施例中，重布层开口可位于所述重布通路开口中并且比所述重布通路开口更宽。第二蚀刻可为任何可接收的蚀刻工艺，例如反应性离子蚀刻(RIE)、中性射束蚀刻(NBE)、湿式蚀刻和/或类似者。可经由灰化和/或湿式剥除工艺，移除用以定义第二蚀刻区的光阻。在一些实施例中，在光阻的沉积之前，在介电层720上方可形成硬屏蔽，在此例子中，图案会被转移至硬屏蔽，并且图案化的硬屏蔽会被用以蚀刻重布层开口中的下方层720、730、170、160以及层150与100，下至重布通路开口中的接点垫200。

可用传导材料(例如金属、金属合金、Cu、Al、W、Ti、TiN、Ta、TaN、AlCu和/或类似物)填充重布通路开口与重布层开口，以分别形成重布通路600与RDL 710。包括重布通路600的传导材料与金属垫200电性接触。包括RDL 710的传导材料与重布通路600电性接触，重布通路600与金属垫200电性接触。据此，RDL 710与插槽垫120/金属垫200电性接触。可进行中间平面化(intermediate planarization)，例如CMP，移除屏蔽材料或是使介电层720与RDL710的暴露表面条件化用于后续的预混合接合平面化(pre-hybrid-bond planarization)。

虽然紧接在前的实施例描述单层RDL的形成，然而可理解可对于所公开的程序进行各种修饰(例如，屏蔽、蚀刻、填充、中间平面化和/或类似方法的连续多个应用)，以产生具有任何数目互连阶层的多层RDL。据此，本公开内容所述的实施例不限于实施仅具有一层的RDL。

而后，与金属垫200对立的介垫层720与RDL 710的顶表面被平面化1140，以产生平面化的表面860，用于后续的混合接合。可经由非选择性的CMP或选择性的CMP，进行平面化1140。根据代表实施例，介电层720可作为抛光停止或平面化停止层。

已经发现当虚设金属图案300的金属表面积占虚设金属图案300的总表面积的百分比为约40％到约90％，结合金属垫200的金属表面积占金属垫200的总表面积的百分比为约50％到约90％，可达到介电层720与RDL 710的表面760的改进平面化。

如图1所示，形成3DIC装置的方法1200包括进行1210方法1100以平面化第一晶片800，并且进行1220方法1100以平面化第二晶片800'。如图7所示，而后第一晶片800的平面化表面860以及第二晶片800'的平面化表面860'进行对准(alignment)，因而第二晶片800'的介电区域(例如相当于介电层720')位于第一晶片800的介电区域(例如介电层720)上方，以及第二晶片800'的RDL 710'位于第一晶片的RDL 710上方。

如图8所示，第一晶片800的平面化表面860与第二晶片的平面化表面860'彼此接触而保持相对的对准。在晶片800与800'耦合在一起之前，在一些实施例中，例如在从上方的介电层720与720'移除密封层之后，第一晶片800与第二晶片800'的顶表面可被活化。活化第一晶片800与第二晶片800'的顶表面可包括例如干式处理、湿式处理、等离子处理、暴露至钝气、暴露至H₂、暴露至N₂、暴露至O₂或其组合。在使用湿式处理的实施例中，例如，可使用RCA清理。或者，活化工艺可包括其它形式的处理。活化工艺辅助第一晶片800与第二晶片800'的混合接合；有利地允许在后续的混合接合工艺中使用较低的压力与温度。在活化工艺之后，可使用化学冲洗，清理晶片800与800'。根据代表实施例，在活化工艺之后，晶片800与800'的表面粗糙度有一点改变或没有改变，例如均方根(root mean square；RMS)小于约而后，对于晶片组合提供热处理与接触压力，以混合接合1230第一晶片800与第二晶片800'。可对于晶片800与800'提供约200kPa或较低的压力以及约200℃到约400℃之间的温度，以熔化对应的介电层。将对应于第一晶片800的介电层720与第二晶片800'的介电层720'的介电层熔化，以形成复合介电层1010。而后，可对于晶片800与800'提供温度为等于或高于RDL 710与710'的材料的共晶点(eutectic point)，例如约150℃与约650℃之间，以熔化所述金属层。对应于第一晶片的RDL 710与第二晶片800'的RDL 710'的所述金属层被熔化，以形成复合RDL 1000。在此方式中，第一晶片800熔合至第二晶片800'形成混合接合的3DIC装置1050。关于混合接合工艺的更详细的讨论，请参阅2012年6月5日申请的美国专利第8,809,123号“半导体晶片的三维集成电路结构与混合接合方法”，以及2012年7月5日申请的美国专利第9,048,283号“半导体晶片的混合接合系统与方法”，二者的全文皆并入本案作为参考。

图12为根据实施例说明代表的RDL承接区(RDL landing region)1310a、1310b、1310c、1310d、1310e、1310f用于接触插槽垫120的多个部分。然而，可理解可替换或结合使用各种其它架构或几何，用于承接RDL组件于插槽垫120上。据此，本公开内容所公开的实施例不限于任何特定的RDL承接架构或几何，但主动RDL组件至少电性接触金属垫200的一或多个插槽垫120部分。上述的金属垫200的插槽垫120仅为范例。可替换或结合使用插槽金属垫的其它设计。请参阅美国专利第9,177,914号“TSV上方的金属垫结构以减少上金属层的短路(Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer)”。

图13A为根据代表实施例说明混合接合1230两个晶片800、800'之后所拍摄的共焦扫描声学显微镜(confocal scanning acoustic microscopy，C-SAM)图像。图14A为根据常规3DIC制造技术的C-SAM图像。常规的制造方法说明大体接合非均匀性1600，相较于根据代表实施例的3DIC制造方法1100、1200的良好接合均匀性1500。

图13B为根据代表实施例说明在混合接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像(topography profile image)。图14B为根据常规制造技术说明在接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像。常规的平面化方法显示大体阶梯高度(stepheight)约而根据代表实施例的平面化方法1100提供大幅降低的阶梯高度约超过的阶梯高度与不良接合均匀性有关。根据代表实施例，可结合使用晶片边缘排除(wafer edge exclusion，WEE)为1±0.5mm的BEOL光刻控制，以进一步促进晶片边缘的外形均匀性(topographic uniformity)。

尽管如图6至9与11所示的代表实施例，可理解其它的代表实施例可使用本公开内容所述的虚设金属图案300与插槽垫120架构用于单一晶片，用以后续混合接合到不具有本公开内容所述的虚设金属图案300和/或插槽垫120的另一晶片。在此情况下，使用方法1100以平面化晶片对的单一晶片用于后续混合接合，对于藉以形成的3DIC装置，可足以产生可接受的接合均匀性。

在BEOL工艺之前，可使用各种工艺已形成各种微电子组件于虚设金属图案300与金属垫200上方，包含：沉积、蚀刻、植入、光刻、退火和/或其它合适的工艺。藉以形成的微电子装置可被互连，以产生各种IC装置，例如逻辑、随机存取存储器(RAM)、射频(RF)、数字信号处理(digital signal processing)、输入/输出(I/O)、芯片上系统(system-on-chip，SoC)、特定应用IC(application-specific IC，ASIC)、特定应用标准产品(application-specific standard product，ASSP)、场可编程的栅极数组(field-programmable gatearray，FPGA)、图像传感器、微机电系统(MEMS)和/或类似装置。此等装置可包含各种无源与有源组件，例如电阻器、电容器、电感器、二极管、金属氧化物半导体场效晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(bipolar junction transistor，BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管、FinFET晶体管、其它型式的晶体管和/或类似者。为了清楚说明代表实施例，图式中已省略说明此等装置、装置组件以及相关结构。

例如，根据代表实施例，背面照明的(backside illuminated，BSI)CMOS图像传感器装置位于第一晶片800的虚设金属图案300与金属垫200下方，所述第一晶片800接着混合接合到具有位于虚设金属图案300'与金属垫200'下方的ASIC装置的第二晶片800'(可由图8中的代表与概括说明推论)，以形成例如3DIC BSI CMOS图像传感器/处理器(可由图9中的代表与概括说明推论)。进一步例如，根据另一代表实施例，FPGA装置位于第一晶片800的虚设金属图案300与金属垫200下方，所述第一晶片800接着混合接合到具有位于虚设金属图案300'与金属垫200'下方的MEMS加速度计装置的第二晶片800'(可由图8中的代表与概括说明推论)，以形成例如3DIC可编程的惯性导引装置(可由图9中的代表与概括说明推论)。据此，可理解本公开内容所述的实施例不限于任何特定有源结构或装置组件，无论是现在已知或是而后得知的，可位于虚设金属图案300、300'与金属垫200/200'上或下方。

根据代表实施例，接合晶片的方法包含以下步骤：提供第一晶片，所述第一晶片具有第一虚设金属图案位于所述第一晶片的第一表面之内与之上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，约40％到约90％；提供第二晶片，所述第二晶片具有第二虚设金属图案于第二晶片的第三表面之内与之上，所述第二晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，约40％到约90％；平面化所述第一晶片的所述第二表面；平面化所述第二晶片的所述第四表面；以及混合接合所述第四表面到所述第二表面。

在实施例中，接合半导体晶片的方法包含以下步骤：提供第一半导体晶片，具有第一传导垫位于第一绝缘材料内以及所述半导体晶片的第一表面上，所述第一半导体晶片具有第一虚设金属图案位于所述第一绝缘材料内与所述第一表面上，所述第一半导体晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，约40％到约90％；提供第二半导体晶片，具有第二传导垫位于第二绝缘材料内与所述第二半导体晶片的第三表面上，所述第二半导体晶片具有第二虚设金属图案位于所述第二绝缘材料内与所述第三表面上，所述第二半导体晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，约40％到约90％；形成第一重布通路与第一RDL于所述第一半导体晶片中从所述第二表面到所述第一传导垫，所述第一重布通路耦合至所述第一传导垫；形成第二重布通路与第二RDL于第二半导体晶片中从所述第四表面至所述第二传导垫，所述第二重布通路耦合到所述第二传导垫；所述第一RDL位于所述第一半导体晶片的所述第二表面之内与之上，所述第一RDL耦合到所述第一重布通路；所述第二RDL位于所述第二半导体晶片的所述第四表面之内与之上，所述第二RDL耦合到所述第二重布通路；平面化所述第一半导体晶片的所述第二表面；平面化所述第二半导体晶片的所述第四表面；耦合所述第二半导体晶片的所述第四表面到所述第一半导体晶片的所述第二表面；以及湿加热与压力至所述第一半导体晶片与所述第二半导体晶片，其中所述第二表面的绝缘材料接合到所述第四表面的绝缘材料，以及所述第一RDL接合到所述第二RDL。所述第一虚设金属图案可包含多个第一虚设金属组件，所述第一虚设金属组件彼此电性隔离并且与所述第一传导垫电性隔离。所述第二虚设金属图案可包括多个第二虚设金属组件，所述第二虚设金属组件彼此电性隔离并且与所述第二传导垫电性隔离。所述第一半导体晶片与所述第二半导体晶片至少其中之一可具有约0.5mm与约1.5mm之间的晶片边缘排除(WEE)。在平面化之后，所述第一半导体晶片的所述第二表面与所述第二半导体晶片的所述第四表面至少其中之一可具有小于约的最大阶梯高度差。

在另一实施例中，制造3DIC结构的方法包含以下步骤：提供第一半导体晶片与第二半导体晶片，所述第一半导体晶片与所述第二半导体晶片皆具有接点垫位于绝缘材料内与其第一表面上，所述第一半导体晶片与所述第二半导体晶片皆具有虚设金属图案于所述绝缘材料内与所述第一表面上，所述虚设金属图案包括彼此电性隔离且与所述接点垫电性隔离的多个虚设金属组件；从其第二表面形成重布通路与RDL于所述第一半导体晶片与所述第二半导体晶片中，所述第二表面与所述第一表面对立，所述重布通路耦合到所述接点垫；所述RDL位于所述第一半导体晶片与所述第二半导体晶片的所述第二表面之内与之上，所述RDL耦合到所述重布通路；平面化所述第一半导体晶片与所述第二半导体晶片的所述第二表面；对准与耦合所述第二半导体晶片的所述第二表面到所述第一半导体晶片的所述第二表面；以及施加热与压力到所述第一半导体晶片与所述第二半导体晶片，其中施加压力形成所述第一半导体晶片的绝缘材料与所述第二半导体晶片的绝缘材料之间的接合，以及其中施加热形成所述第一半导体晶片的所述RDL与所述第二半导体晶片的所述RDL之间的接合。所述第一半导体晶片的接点垫与所述第二半导体晶片的接点垫具有插槽金属图案(slotted metal pattern)。所述接点垫的所述插槽金属图案可具有顶部表面积大于重布通路的顶部表面积。插槽金属图案包含多个金属杆。用介电材料填充所述多个金属杆之间的槽(slot)，以形成介电杆。所述方法另包含于所述接点垫的插槽金属图案上方直接形成重布通路的步骤。面对所述重布通路的接点垫的插槽金属图案的金属表面积相对于所述接点垫的总表面积的百分比可在第一范围中，约50％到约90％。所述接点垫的插槽金属图案可为电性连续结构。所述方法可另包含形成蚀刻停止层于所述第一半导体晶片与所述第二半导体晶片的所述绝缘材料上方的步骤。所述方法另包含形成介电层于所述蚀刻停止层上方以及形成介电层于所述介电层上方的步骤。所述蚀刻停止层可包括氮化硅，以及所述介电层可包括氮氧化硅。所述虚设金属图案的金属表面积相对于所述虚设金属图案的总表面积的百分比可在一范围，约40％到约90％。所述平面化可包括化学机械抛光。

在另一实施例中，3DIC装置包含：具有第一传导垫位于其中的第一衬底，所述第一传导垫位于所述第一衬底的第一表面上，所述第一衬底具有第一虚设金属图案位于所述第一衬底内与所述第一表面上；具有第二传导垫位于其中的第二衬底，第二传导垫位于所述第二衬底的第二表面上，所述第二衬底具有第二虚设金属图案位于所述第二衬底内与所述第二表面上；第一重布通路位于所述第一衬底中，所述第一重布通路耦合到所述第一传导垫；第二重布通路位于所述第二衬底中，所述第二重布通路耦合到所述第二传导垫；第一RDL位于所述第一衬底与所述第一重布通路上方，所述第一RDL耦合到所述第一传导垫；第二RDL位于所述第二衬底与所述第二重布通路上方，所述第二RDL耦合到所述第二传导垫；第一绝缘材料位于所述第一衬底上方并且与所述第一RDL相邻；以及第二绝缘材料位于所述第二衬底上方并且与所述第二RDL相邻。所述第一绝缘材料接合到所述第二绝缘材料，以及所述第一RDL接合到所述第二RDL。所述第一虚设金属图案及所述第二虚设金属图案至少其中之一的金属表面积与所述第一虚设金属图案及所述第二虚设金属图案所述至少其中之一的总表面积的比例在一范围，所述范围为约50％到约95％。所述第一虚设金属图案包括多个第一金属组件，所述第一金属组件彼此电性隔离且与所述第一传导垫电性隔离。所述第二虚设金属图案包括多个第二金属组件，所述第二金属组件彼此电性隔离且与所述第二传导垫电性隔离。所述第一金属组件至少其中之一或所述第二金属组件至少其中之一包括剖面形状，对应于圆形、椭圆形、椭球、或具有至少三边的多边形。所述第一传导垫与所述第二传导垫至少其中之一包括插槽金属图案，以及所述插槽金属图案的金属表面积相对于所述第一传导垫与所述第二传导垫所述至少其中之一的总表面积的百分比在一范围中，所述范围为约50％到约90％。所述第一虚设金属图案与所述第二虚设金属图案至少其中之一的金属表面积相对于所述第一虚设金属图案与所述第二虚设金属图案至少其中之一的总表面积的百分比可为约80％。所述3DIC装置可另包含位于所述第一衬底上方的第一蚀刻停止层以及位于所述第二衬底上方的第二蚀刻停止层，所述第一蚀刻停止层与所述第一重布通路的至少一部分相邻，所述第二蚀刻停止层与所述第二重布通路的至少一部分相邻。

特定实施例已描述益处、其它优点、以及问题的解决方案；然而，益处、其它优点、问题的解决方案、以及可造成或任何益处、优点、或解决方案发生或变得更显著的任何组件不被解读为关键的、必需的或必要的特征或组件。

如本公开内容所使用，“包括”、“包含”、“具有”的词或任何上下文变异词用以涵盖非排他性的包括。例如，工艺、产品、制品、或包括一系列组件的设备并非必须限定仅止于那些组件，而是可包含所述工艺、产品、制品或设备所未列述或固有的其它组件。再者，除非明确有相反的说明，否则“或”指包容性的或而非排他性的或。也就是说，除非特别声明，否则本公开内容所使用的“或”通常指“和/或”。例如，下列任何一者满足条件A或B：A为是(或存在)以及B为否(或不存在)，A为否(或不存在)以及B为是(或存在)，以及A与B皆为是(或存在)。如本公开内容所使用，除非内文明确指示，否则语词前有“一”(以及当前置基础为“一”时的“所述”)包含所述语词的单数与复数。再者，如本公开内容的说明内容中所使用，除非内文明确指示，否则“在…中(in)”包含“在…中(in)”与“在…上(on)”。

本公开内容所提供的范例或说明不被视为以任何方式对于与其相关的任何语词的限制或表达定义。而是，这些范例或说明被视为关于特定实施例的描述并且仅作为说明之用。所述技艺中的技术人士可理解与这些范例或说明相关的语词将包含说明书中已给出或未给出的其它实施例，并且所有所述实施例皆包含于所述语词的范围内。表示此等非限制范例与说明的语言包含但不限于“例如”、“举例来说”、“例”、“在代表实施例中”或“在实施例中”。本说明书中提及“一实施例”、“实施例”、“代表实施例”、“特别实施例”或“特定实施例”或上下文类似用语指至少一实施例中所包含的与所述实施例链接的特别特征、结构、性质、或特性，并且可不需要存在于所有的实施例中。因此，本说明书中各处分别出现的“一实施例”、“实施例”、“特定实施例中”或类似用语并不需要指相同的实施例。再者，任何特定实施例的特别的特征、结构、性质或特性可用任何合适的方式与一或多个其它的实施例结合。

本公开内容在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图标中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图标中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本公开内容所使用的这些空间相关叙述可以同样方式加以解释。

虽然以特定顺序呈现步骤、操作、或程序，然而此顺序在不同的实施例中可被改变。在一些实施例中，说明书或申请专利范围中顺序表示多个步骤，在其它实施例中，可同时进行或以不同顺序进行所述步骤的一些组合。本公开内容所述的操作顺序可被中断、中止或由另一工艺控制。

虽然已详细描述代表实施例及其优点，然而应理解可进行各种变化、取代或替代，而不脱离申请专利范围涵盖的本公开内容的精神与范围。本公开内容的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。所属领域的技术人员可从本公开内容的揭示内容理解可根据本公开内容而使用与本文所述的对应实施例具有相同功能或是达到大体相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的申请专利范围内。

符号说明

10 晶片部分

100 绝缘层

110a 虚设金属组件

110b 虚设金属组件

110c 虚设金属组件

120 插槽垫

130a 介电杆

130b 介电杆

130c 介电杆

150 第一SiN层

160 第一氧化物层

170 第二SiN层

200 金属垫

200' 金属垫

300 虚设金属图案

300' 虚设金属图案

350 虚设金属场

500 表面

600 重布通路

710 重布层

710' 重布层

720 介电层

720' 介电层

730 第二氧化物层

800 第一晶片

800' 第二晶片

860 平面化表面

860' 平面化表面

1050 三维集成电路装置

1310a 重布层承接区

1310b 重布层承接区

1310c 重布层承接区

1310d 重布层承接区

1310e 重布层承接区

1310f 重布层承接区

1500 接合均匀性

1600 接合非均匀性

Claims (1)

1.一种用于接合晶片的方法，所述方法包括：

提供第一晶片，所述第一晶片具有第一虚设金属图案，所述第一虚设金属图案位于所述第一晶片的第一表面内与所述第一晶片的所述第一表面上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，所述第一范围是从约40％到约90％；

提供第二晶片，所述第二晶片具有第二虚设金属图案，所述第二虚设金属图案位于所述第二晶片的第三表面内与所述第二晶片的所述第三表面上，所述第二晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，所述第二范围是从约40％到约90％；

平面化所述第一晶片的所述第二表面；

平面化所述第二晶片的所述第四表面；及

混合接合所述第四表面到所述第二表面。