CN107301951B - 鳍式场效应晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 221
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000012212 insulator Substances 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 44
- 239000013598 vector Substances 0.000 claims abstract description 19
- 230000005669 field effect Effects 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000002019 doping agent Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000011810 insulating material Substances 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
- H10D30/0241—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] doping of vertical sidewalls, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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Abstract
本发明实施例提供了一种制造FinFET的方法，包括至少以下步骤。通过从半导体衬底的(110)晶格面法向向量倾斜8.05±2°来确定<551>方向。沿着垂直于<551>方向的晶格面图案化半导体衬底，从而在半导体衬底中形成多个沟槽和形成至少一个具有设置在(551)晶格面上的侧壁的半导体鳍。绝缘体位于沟槽中。在半导体鳍的部分上方和绝缘体的部分上方形成栅极堆叠件。在由栅极堆叠件暴露的半导体鳍上方形成应变材料部分。本发明实施例涉及鳍式场效应晶体管及其制造方法。
Description
技术领域
本发明实施例涉及鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构性特征是从衬底的表面垂直延伸的硅基膜，并且包裹环绕由鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。
发明内容
根据本发明的一个实施例，提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：通过从半导体衬底的(110)晶格面的法向向量倾斜8.05±2度来确定<551>方向；沿着垂直于所述<551>方向的晶格面图案化所述半导体衬底以在所述半导体衬底中形成多个沟槽以及形成具有设置在(551)晶格面上的侧壁的至少一个半导体鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
根据本发明的另一实施例，还提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：提供具有(110)晶格面的半导体衬底；确定所述(110)晶格面的法向向量；通过从所述(110)晶格面的所述法向向量倾斜8.05±2度来确定<551>方向；在所述半导体衬底上方形成与垂直于所述<551>方向的晶格面相对应的图案化的光刻胶层；通过使用所述图案化的光刻胶层作为掩模图案化是半导体衬底，以在所述半导体衬底中形成多个沟槽以及形成位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍的侧壁形成为设置在(551)晶格面上；去除所述图案化的光刻胶层；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
根据本发明的又一实施例，还提供了一种鳍式场效应晶体管(FinFET)，包括：半导体衬底，包括位于所述半导体上的至少两个半导体鳍，其中，每个所述半导体鳍的侧壁均设置在(551)晶格面上，以及连接两个相邻的所述半导体鳍的半导体衬底的顶面具有(110)晶格面；多个绝缘体，设置在所述半导体衬底上，所述半导体鳍被所述绝缘体夹住；栅极堆叠件，位于所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料部分，覆盖所述半导体鳍的由所述栅极堆叠件暴露的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1是根据一些实施例的示出制造FinFET的方法的流程图。
图2A为半导体衬底的顶视图。
图2B是图2A中示出的半导体衬底的被放大的区域的立体图。
图3A至图3G是根据一些实施例的用于制造FinFET的方法的立体图。
图4A至图4G是根据一些实施例的用于制造FinFET的方法的截面图。
图5A至图5B是根据一些实施例的用于制造FinFET的另一方法的立体图。
图6A至图6B是根据一些实施例的用于制造FinFET的另一方法的截面图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
本发明的实施例描述了FinFET的示例性制造工艺和由该工艺制造的FinFET。在本发明的特定实施例中，FinFET可以形成在块状硅衬底上。此外，作为可选方式，FinFET可以形成在绝缘体上硅(SOI)衬底上。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。
参考图1，示出的是根据本发明的一些实施例的用于制造FinFET的方法的流程图。该方法至少包括步骤S10，步骤S20，步骤S30、步骤S40和步骤S50。首先，在步骤S10中，通过从半导体衬底的(110)晶格面的法向向量倾斜8.05°来确定<551>方向，其中，半导体衬底的(110)晶格面指的是半导体衬底的硅(110)晶格面。然后，在步骤S20中，沿着垂直于<551>方向的晶格面图案化半导体衬底，从而在半导体衬底中形成多个沟槽以及形成至少一个具有设置在(551)晶格面上的侧壁的半导体鳍。然后，在步骤S30中，绝缘体形成在半导体衬底上并位于沟槽中。例如，绝缘体是用于绝缘或隔离半导体鳍的浅沟槽隔离(STI)结构。此后，在步骤S40中，栅极堆叠件形成在半导体鳍的部分上方以及绝缘体的部分上方；在步骤S50中，形成应变材料部分以覆盖通过栅极堆叠件暴露的半导体鳍。如图1所示，在形成栅极堆叠件后，形成应变材料部分。然而，栅极堆叠件(步骤S40)和应变材料(步骤S50)的形成顺序不限制于本发明。在一个实施例中,可以通过从半导体衬底的(110)晶格面的法向向量倾斜8.05±2°来确定<551>方向。
图2A为半导体衬底的顶视图，以及图2B为半导体衬底的立体图，其中，图2B是图2A中示出的半导体衬底的被放大的部分的图。如图2A和图2B所示，提供半导体衬底200。在一个实施例中，半导体衬底200包括晶体硅衬底，例如，硅(110)晶圆。然后，如果在三维空间(三维(3D)笛卡尔坐标系)观察，按顺序确定半导体衬底200的硅(110)晶格面和硅(110)晶格面的法向向量。硅(110)晶格面的法向向量在<110>方向上；以及在这种情况下，<-110>方向垂直于<110>方向。在一个实施例中，为了确定<110>方向，预先选择硅(110)晶格面。然后，通过沿着三维空间的任何方向从<110>方向(例如，硅(110)晶格面的法向向量)倾斜8.05°角来确定<551>方向。根据一些实施例，半导体衬底200还可以包括取决于设计需求(例如，p型半导体衬底或n型半导体衬底)的多种掺杂区。在一些实施例中，掺杂区可以掺杂有p型掺杂剂或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂(诸如硼或BF2)、n型掺杂剂(诸如磷或砷)和/或它们的组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。在一些实施例中,可以通过从半导体衬底的(110)晶格面法向向量倾斜8.05±2°来确定<551>方向。
图3是处于制造方法的各个阶段之一的FinFET的立体图，以及图4是沿着图3的线I-I’所截取的FinFET的截面图，其中，线I-I’在<551>方向上延伸。在图1的步骤S10中，以及如图3A和图4A所示，在半导体衬底200上方形成图案化的光刻胶层204。在一个实施例中，首先形成光刻胶层(未示出)，然后在垂直于<551>方向上图案化光刻胶层。然后，形成具有垂直于<551>方向的延伸方向的图案化的光刻胶层204。在一个实施例中，例如，可以通过旋涂方法、浸涂方法或合适的涂布方法形成光刻胶层；并且通过光刻工艺图案化光刻胶层。在一个实施例中，在图案化的光刻胶层204形成之前，在半导体衬底200上依次形成垫层(padlayer)202a和掩模层202b。例如，垫层202a可以是通过热氧化工艺形成的氧化硅薄膜。垫层202a可用作半导体衬底200和掩模层202b之间的粘合层。此外，垫层202a也可以用作蚀刻掩模层202b的蚀刻停止层。在至少一个实施例中，例如，掩模层202b是由氮化硅层通过低压化学汽相沉积(LPCVD)和等离子增强化学汽相沉积(PECVD)形成的。掩模层202b在随后的光刻工艺中用作硬掩模。
图3B是处于制造方法的各个阶段之一的FinFET器件的立体图，以及图4B是沿着图3B的线I-I’所截取的FinFET的截面图。在图1的步骤S20中，以及如图3A到图3B和图4A到图4B所示，依次蚀刻未被图案化的光刻胶层204覆盖的掩模层202b和垫层202a以形成图案化的掩模层202b’和图案化的垫层202a’从而暴露下面的半导体衬底200。通过使用图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204作为掩模，暴露并蚀刻半导体衬底200的部分以形成沟槽206和半导体鳍208，并且形成半导体衬底200a。在一个实施例中，半导体衬底200a的顶面(连接两个相邻的半导体鳍)具有(110)晶格面。半导体鳍208被图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204覆盖。在一个实施例中，半导体鳍208在垂直于<551>方向上延伸。半导体鳍208的每个的两个侧壁208a(被图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204暴露)设置在硅(551)晶格面上。此外，半导体鳍208的侧壁具有平坦的表面。两个邻近的沟槽206被间距间隔开。例如，沟槽206之间的间距可小于约30纳米。换句话说，两个相邻的沟槽206被相应的半导体鳍208间隔开。即，半导体鳍208的每一个均位于两个相邻的沟槽206之间。
在形成沟槽206和半导体鳍208后，然后去除图案化的光刻胶层204。在至少一个实施例中，通过等离子体灰化工艺去除图案化的光刻胶层204。在一个实施例中，可以实施清洗工艺以去除半导体衬底200a和半导体鳍208的原生氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图3C是处于制造方法的各个阶段之一的FinFET器件的立体图，以及图4C是沿着图3C的线I-I’所截取的FinFET的截面图。在图1的步骤S30中，并且如图3B到3C和图4B到图4C所示，绝缘材料形成在半导体衬底200a上方以覆盖半导体鳍208并填充沟槽206。除了半导体鳍208之外，绝缘材料210进一步覆盖图案化的垫层202a’和图案化的掩模层202b’。绝缘材料210可包括氧化硅、氮化硅、氮氧化硅，旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(HDP-CVD)，次大气压CVD(SACVD)或旋转形成绝缘材料210。
图3D是处于制造方法的各个阶段之一的FinFET器件的立体图，以及图4D是沿着图3D的线I-I’所截取的FinFET的截面图。在图1中的步骤S30中，并且如图3C和图3D以及图4C和图4D所示，例如，实施化学机械抛光工艺以去除绝缘材料210的部分、图案化的掩模层202b’和图案化的垫层202a’直到暴露半导体鳍208。如图3D和图4D所示，在抛光绝缘材料210之后，抛光的绝缘材料210的顶面与半导体鳍208的顶面T2基本共面。
图3E是处于制造步骤的各个阶段之一的FinFET器件的立体图，图4E是沿着图3E的线I-I’所截取的FinFET的截面图。在图1中的步骤S30中，并且如图3D和图3E以及图4D和图4E所示，通过蚀刻工艺部分地去除填充在沟槽206中的抛光的绝缘材料210，从而使得绝缘体210a形成在半导体衬底200a上并且每个绝缘体210a位于两个相邻的绝缘体鳍208之间。在至少一个实施例中，绝缘体210a的一个的顶面T1和半导体鳍208的一个侧壁之间的夹角θ可以是90°。在一个实施例中，蚀刻工艺可以是使用氢氟酸(HF)的湿蚀刻工艺或可以是干蚀刻工艺。绝缘体210a的顶面T低于半导体鳍208的顶面T2。即，半导体鳍208从绝缘体210a的顶面T1突出。半导体鳍208的顶面T2和绝缘体210a的顶面T1的高度差在从约15nm至约50nm的范围内。
图3F是处于制造方法的各个阶段之一的FinFET器件的立体图，以及图4F是沿着图3F的线I-I’所截取的FinFET的截面图。在图1的步骤S40中，并如图3E和图3F和图4E和图4F所示，栅极堆叠件212沿着<551>方向形成在半导体鳍208的部分和绝缘体210a的部分上方。也就是说，栅极堆叠件212在<551>方向上延伸。在一个实施例中，例如，栅极堆叠件212的延伸方向(例如，<551>方向)垂直于半导体鳍208的延伸方向，从而覆盖半导体鳍208的中间部分M(如图4F中所示)。半导体鳍208的一个和栅极堆叠件212之间的接触区位于中间部分M上,其中接触区设置在硅(551)平面(plane)上。上述中间部分M可以用作三栅极FinFET的沟道。在这种配置中，半导体鳍208的侧壁(例如，中间部分M或沟道)在原子水平(例如，硅原子)上特别平滑，从而形成如图3B和图4B所述的半导体鳍208的平坦的侧壁，半导体鳍208的平坦的侧壁倾向于促进更高的载流子迁移率和更强的器件性能。栅极堆叠件212包括栅极介电层212a和设置在栅极介电层212a上方的栅电极层212b。栅极介电层212a(原文中是212b)设置在半导体鳍208的部分上方以及绝缘体210a的部分上方。
形成栅极电介质212a以覆盖半导体鳍208的中间部分M。在一些实施例中，该栅极介电层212a可以包括氧化硅、氮化硅、氧氮化硅，或高k电介质。高-k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一个实施例中，该栅极介电层212a是具有在从约10埃至约30埃的范围内的厚度的高k介电层。可以使用诸如原子层沉积(ALD)，化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合的适当的工艺形成栅极介电层212a。栅极介电层212a可以进一步包括界面层(未示出)以降低栅极介电层212a和半导体鳍208之间的损坏。界面层可以包括氧化硅。
然后，在栅极介电层212a上形成栅电极层212b。在一些实施例中，栅电极层212b可以包括单层或多层结构。在一些实施例中，栅电极层212b可包括多晶硅或金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi具有与半导体衬底材料可兼容的功函数的其他导电材料或它们的组合。在一些实施例中，栅电极层212b包括含硅材料，诸如多晶硅、非晶硅或它们的组合，并且在形成应变材料214之前形成。在一些实施例中，栅电极层212b的厚度在从约30nm至约60nm的范围内。可以使用诸如ALD、CVD、PVD、电镀或它们的组合的合适的工艺形成栅电极层212b。
此外，栅极堆叠件212还包括设置在栅极介电层212a和栅电极层212b的侧壁上的间隔件212c。在一个实施例中，形成一对儿间隔件212c以进一步覆盖半导体鳍208的部分。间隔件212c是由介电材料形成的，诸如氮化硅或SiCON。间隔件212c可以包括单层或多层结构。在后文中，将半导体鳍208的未被栅极堆叠件212覆盖的部分称为暴露部分E。
图3G是处于制造方法的各个阶段之一的FinFET器件的立体图，图4G是沿着图3G的线II-II’所截取的FinFET的截面图，其中，线II-II’在<551>方向上延伸。在图1的步骤S50中，并如图3F和图3G和图4F和图4G所示，应变材料部分214形成在被栅极堆叠件212暴露的半导体鳍208上方，并且如图3G和图4G所示，应变材料部分214延伸超出绝缘体210a的顶面T1。应变材料部分214包括设置在栅极堆叠件212的一侧处的源极和设置在栅极堆叠件212的另一侧处的漏极。源极覆盖半导体鳍208的一端并且漏极覆盖半导体鳍208的另一端。在一个实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的应变材料部分214以形成n型FinFET的源极和漏极。在另一实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料部分214以形成p型FinFET的源极和漏极。
图5A是处于另一制造方法的各个阶段之一的FinFET器件的立体图，以及图6A是沿着图5A的线II-II’所截取的FinFET的截面图，其中，线II-II’在<551>方向上延伸并且平行于线I-I’，并且，线II-II’在图3A和图3G和图4A和图4G中示出。在实施例中，FinFET的制造步骤包括实施与在图3A和图3F和4A和图4F中示出的步骤相同或类似的工艺步骤。形成栅极堆叠件212之后,去除半导体鳍208的暴露的部分E(如图3F所示)并使其凹进以形成凹进部分R(如图5A和图6A所示)。例如，通过各向异性蚀刻、各向同性蚀刻或其组合去除暴露的部分E。在一些实施例中，半导体鳍208的暴露部分E凹进为低于绝缘体210a的顶面T1。凹进部分R的深度小于隔离件210a的厚度。换句话说，不完全去除导体鳍208的暴露的部分E。在这种情况下，每个半导体鳍208的顶部均低于绝缘体210a的顶面T1。即，绝缘体210a的顶面T1和半导体鳍208的顶面T2’(图中为T2)高度不同。此外，如图5A和图6A所示，当凹进半导体鳍208的暴露部分E时，半导体鳍208的被栅极堆叠件212覆盖的部分没有被去除。半导体鳍208的被栅极堆叠件212覆盖的部分暴露于栅极堆叠件212的侧壁。
图5B是处于制造方法的各个阶段之一的FinFET器件的立体图，以及图6B是沿着图5B的线II-II’所截取的FinFET的截面图。在图1中的步骤S50中，并且如图5A和图5B和图6A和图6B所示，在半导体鳍208的凹进部分R上方形成应变材料部分214，并且应变材料部分214延伸超出绝缘体210a的顶面T1以使半导体鳍208应变或者对半导体鳍208施加应力。应变材料部分214包括设置在栅极堆叠件212的一侧处的源极和设置在栅极堆叠件212的另一侧处的漏极。源极覆盖半导体鳍208的第一端并且漏极覆盖半导体鳍208的另一端。在一个实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的应变材料部分214以形成n型FinFET的源极和漏极。在另一实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料部分214以形成p型FinFET的源极和漏极。
根据本发明的一些实施例，一种制造FinFET的方法包括至少以下步骤。通过从半导体衬底的(110)晶格面法向向量倾斜8.05±2°来确定<551>方向。沿着垂直于<551>方向的晶格面图案化半导体衬底，从而在半导体衬底中形成多个沟槽和形成具有设置在(551)晶格面上的侧壁的至少一个半导体鳍。绝缘体位于沟槽中。在半导体鳍的部分上方和绝缘体的部分上方形成栅极堆叠件。在由栅极堆叠件暴露的半导体鳍上方形成应变材料部分。
根据本发明的一些实施例，一种制造FinFET的方法包括至少以下步骤。提供具有(110)晶格面的半导体衬底。确定(110)晶格面的法向向量。通过从(110)晶格面的法向向量倾斜8.05±2°来确定<551>方向。然后，在半导体衬底上方形成与垂直于<551>方向的晶格面相对应的图案化的光刻胶层204。通过使用图案化的光刻胶层作为掩模图案化半导体衬底，以在半导体衬底中形成多个沟槽和位于沟槽之间的至少一个半导体鳍，其中，半导体鳍的侧壁形成为设置于(551)晶格面上。去除图案化的光刻胶层。形成位于沟槽中的绝缘体。在半导体鳍的部分上方和绝缘体的部分上方形成栅极堆叠件。在由栅极堆叠件暴露的半导体鳍上方形成应变材料部分。
根据本发明的一些实施例，FinFET包括半导体衬底，多个绝缘体，栅极堆叠件和应变材料部分。半导体衬底包括位于半导体上的至少两个半导体鳍，其中，每个半导体鳍的侧壁设置在(551)晶格面上，以及连接有两个相邻的半导体鳍的半导体衬底设置在(110)晶格面上。绝缘体设置在半导体衬底上，并且半导体鳍被绝缘体夹住。栅极堆叠件位于在半导体鳍的部分上方和绝缘体的部分上方。应变材料部分覆盖半导体鳍的由栅极堆叠件暴露的部分。
根据本发明的一个实施例，提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：通过从半导体衬底的(110)晶格面的法向向量倾斜8.05±2度来确定<551>方向；沿着垂直于所述<551>方向的晶格面图案化所述半导体衬底以在所述半导体衬底中形成多个沟槽以及形成具有设置在(551)晶格面上的侧壁的至少一个半导体鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
在上述方法中，沿着所述<551>方向形成所述栅极堆叠件。
在上述方法中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
在上述方法中，所述半导体鳍形成在两个相邻的沟槽之间。
在上述方法中，所述绝缘体的一个和所述半导体鳍的所述侧壁的一个之间的夹角为90°。
在上述方法中，还包括：在形成所述栅极堆叠件之后，去除被所述栅极堆叠件暴露的所述半导体鳍以形成所述半导体鳍的凹进部分，并且所述应变材料部分填充在所述半导体鳍的所述凹进部分内。
根据本发明的另一实施例，还提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：提供具有(110)晶格面的半导体衬底；确定所述(110)晶格面的法向向量；通过从所述(110)晶格面的所述法向向量倾斜8.05±2度来确定<551>方向；在所述半导体衬底上方形成与垂直于所述<551>方向的晶格面相对应的图案化的光刻胶层；通过使用所述图案化的光刻胶层作为掩模图案化是半导体衬底，以在所述半导体衬底中形成多个沟槽以及形成位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍的侧壁形成为设置在(551)晶格面上；去除所述图案化的光刻胶层；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
在上述方法中，沿着所述<551>方向形成所述栅极堆叠件。
在上述方法中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
在上述方法中，所述绝缘体的一个和所述半导体鳍的侧壁的一个之间的夹角为90°。
在上述方法中，还包括：在形成所述栅极堆叠件之后，去除被所述栅极堆叠件暴露的所述半导体鳍以形成所述半导体鳍的凹进部分，并且所述应变材料部分填充在所述半导体鳍的所述凹进部分内。
在上述方法中，所述应变材料部分包括掺杂有p型掺杂剂的SiGe，或所述应变材料部分包括掺杂有n型掺杂剂的SiC。
根据本发明的又一实施例，还提供了一种鳍式场效应晶体管(FinFET)，包括：半导体衬底，包括位于所述半导体上的至少两个半导体鳍，其中，每个所述半导体鳍的侧壁均设置在(551)晶格面上，以及连接两个相邻的所述半导体鳍的半导体衬底的顶面具有(110)晶格面；多个绝缘体，设置在所述半导体衬底上，所述半导体鳍被所述绝缘体夹住；栅极堆叠件，位于所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料部分，覆盖所述半导体鳍的由所述栅极堆叠件暴露的部分。
在上述方法中，所述栅极堆叠件包括：栅极介电层，设置在所述半导体鳍上方；栅极，设置在所述栅极介电层上方；以及多个间隔件，设置在所述栅极介电层和所述栅极的侧壁上。
在上述方法中，所述半导体鳍的每个侧壁是平坦的。
在上述方法中，所述栅极堆叠件在<551>方向上延伸。
在上述方法中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
在上述方法中，所述绝缘体的一个和所述半导体鳍的所述侧壁的一个之间的夹角为90°。
在上述方法中，所述半导体鳍的每个还包括凹进部分，并且所述应变材料部分填充在每个所述半导体鳍的所述凹进部分内。
在上述方法中，所述应变材料部分包括掺杂有p型掺杂剂的SiGe，或所述应变材料部分包括掺杂有n型掺杂剂的SiC。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (20)
1.一种制造鳍式场效应晶体管(FinFET)的方法，包括：
通过从半导体衬底的(110)晶格面的法向向量倾斜8.05±2度来确定<551>方向；
沿着垂直于所述<551>方向的晶格面图案化所述半导体衬底以在所述半导体衬底中形成多个沟槽以及形成具有设置在(551)晶格面上的侧壁的至少一个半导体鳍，其中，每个所述半导体鳍的两个侧壁均设置在所述(551)晶格面上并且平行延伸；
在所述沟槽中形成多个绝缘体，其中，每个所述半导体鳍的两个侧壁与所述多个绝缘体的相应绝缘体接触；
在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及
在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
2.根据权利要求1所述的方法，其中，沿着所述<551>方向形成所述栅极堆叠件。
3.根据权利要求1所述的方法，其中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
4.根据权利要求1所述的方法，其中，所述半导体鳍形成在两个相邻的沟槽之间。
5.根据权利要求4所述的方法，其中，所述绝缘体的一个和所述半导体鳍的所述侧壁的一个之间的夹角为90°。
6.根据权利要求1所述的方法，还包括：
在形成所述栅极堆叠件之后，去除被所述栅极堆叠件暴露的所述半导体鳍以形成所述半导体鳍的凹进部分，并且所述应变材料部分填充在所述半导体鳍的所述凹进部分内。
7.一种制造鳍式场效应晶体管(FinFET)的方法，包括：
提供具有(110)晶格面的半导体衬底；
确定所述(110)晶格面的法向向量；
通过从所述(110)晶格面的所述法向向量倾斜8.05±2度来确定<551>方向；
在所述半导体衬底上方形成与垂直于所述<551>方向的晶格面相对应的图案化的光刻胶层；
通过使用所述图案化的光刻胶层作为掩模图案化所述半导体衬底，以在所述半导体衬底中形成多个沟槽以及形成位于所述沟槽之间的至少一个半导体鳍，其中，每个所述半导体鳍的两个侧壁形成为设置在(551)晶格面上并且平行延伸；
去除所述图案化的光刻胶层；
在所述沟槽中形成多个绝缘体，其中，每个所述半导体鳍的两个侧壁与所述多个绝缘体的相应绝缘体接触；
在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及
在由所述栅极堆叠件暴露的所述半导体鳍上方形成应变材料部分。
8.根据权利要求7所述的方法，其中，沿着所述<551>方向形成所述栅极堆叠件。
9.根据权利要求7所述的方法，其中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
10.根据权利要求7所述的方法，其中，所述绝缘体的一个和所述半导体鳍的侧壁的一个之间的夹角为90°。
11.根据权利要求7所述的方法，还包括：
在形成所述栅极堆叠件之后，去除被所述栅极堆叠件暴露的所述半导体鳍以形成所述半导体鳍的凹进部分，并且所述应变材料部分填充在所述半导体鳍的所述凹进部分内。
12.根据权利要求7所述的方法，其中，所述应变材料部分包括掺杂有p型掺杂剂的SiGe，或所述应变材料部分包括掺杂有n型掺杂剂的SiC。
13.一种鳍式场效应晶体管(FinFET)，包括：
半导体衬底，包括位于所述半导体衬底上的至少两个半导体鳍，其中，每个所述半导体鳍的两个侧壁均设置在(551)晶格面上并且平行延伸，以及连接两个相邻的所述半导体鳍的半导体衬底的顶面具有(110)晶格面；
多个绝缘体，设置在所述半导体衬底上，所述半导体鳍被所述绝缘体夹住，其中，每个所述半导体鳍的两个侧壁与所述多个绝缘体的相应绝缘体接触；
栅极堆叠件，位于所述半导体鳍的部分上方和所述绝缘体的部分上方；以及
应变材料部分，覆盖所述半导体鳍的由所述栅极堆叠件暴露的部分。
14.根据权利要求13所述的鳍式场效应晶体管，其中，所述栅极堆叠件包括：
栅极介电层，设置在所述半导体鳍上方；
栅极，设置在所述栅极介电层上方；以及
多个间隔件，设置在所述栅极介电层和所述栅极的侧壁上。
15.根据权利要求13所述的鳍式场效应晶体管，其中，所述半导体鳍的每个侧壁是平坦的。
16.根据权利要求13所述的鳍式场效应晶体管，其中，所述栅极堆叠件在<551>方向上延伸。
17.根据权利要求13所述的鳍式场效应晶体管，其中，所述栅极堆叠件的延伸方向垂直于所述半导体鳍的延伸方向。
18.根据权利要求13所述的鳍式场效应晶体管，其中，所述绝缘体的一个和所述半导体鳍的所述侧壁的一个之间的夹角为90°。
19.根据权利要求13所述的鳍式场效应晶体管，其中，所述半导体鳍的每个还包括凹进部分，并且所述应变材料部分填充在每个所述半导体鳍的所述凹进部分内。
20.根据权利要求13所述的鳍式场效应晶体管，其中，所述应变材料部分包括掺杂有p型掺杂剂的SiGe，或所述应变材料部分包括掺杂有n型掺杂剂的SiC。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/099,607 US9929268B2 (en) | 2016-04-15 | 2016-04-15 | Fin field effect transistor and method for fabricating the same |
| US15/099,607 | 2016-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107301951A CN107301951A (zh) | 2017-10-27 |
| CN107301951B true CN107301951B (zh) | 2021-11-09 |
Family
ID=60040114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611096470.8A Active CN107301951B (zh) | 2016-04-15 | 2016-12-01 | 鳍式场效应晶体管及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9929268B2 (zh) |
| CN (1) | CN107301951B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103227200A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其制造方法 |
| CN103579001A (zh) * | 2012-08-03 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN103972097A (zh) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 制造FinFET器件的方法 |
| CN104241366A (zh) * | 2013-06-07 | 2014-12-24 | 台湾积体电路制造股份有限公司 | FinFET器件的源极区和漏极区中的位错形成 |
| CN105470305A (zh) * | 2014-09-29 | 2016-04-06 | 三星电子株式会社 | 具有源极/漏极的半导体器件及其制造方法 |
| CN105489555A (zh) * | 2014-09-19 | 2016-04-13 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362575B2 (en) * | 2009-09-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the shape of source/drain regions in FinFETs |
| US9136320B2 (en) * | 2013-04-08 | 2015-09-15 | Design Express Limited | Field effect transistor |
| US9209304B2 (en) | 2014-02-13 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | N/P MOS FinFET performance enhancement by specific orientation surface |
-
2016
- 2016-04-15 US US15/099,607 patent/US9929268B2/en active Active
- 2016-12-01 CN CN201611096470.8A patent/CN107301951B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103227200A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其制造方法 |
| CN103579001A (zh) * | 2012-08-03 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN103972097A (zh) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 制造FinFET器件的方法 |
| CN104241366A (zh) * | 2013-06-07 | 2014-12-24 | 台湾积体电路制造股份有限公司 | FinFET器件的源极区和漏极区中的位错形成 |
| CN105489555A (zh) * | 2014-09-19 | 2016-04-13 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN105470305A (zh) * | 2014-09-29 | 2016-04-06 | 三星电子株式会社 | 具有源极/漏极的半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107301951A (zh) | 2017-10-27 |
| US9929268B2 (en) | 2018-03-27 |
| US20170301793A1 (en) | 2017-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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