[go: up one dir, main page]

CN107146809A - 阵列基板及其制造方法 - Google Patents

阵列基板及其制造方法 Download PDF

Info

Publication number
CN107146809A
CN107146809A CN201710344017.2A CN201710344017A CN107146809A CN 107146809 A CN107146809 A CN 107146809A CN 201710344017 A CN201710344017 A CN 201710344017A CN 107146809 A CN107146809 A CN 107146809A
Authority
CN
China
Prior art keywords
layer
boss
anode
planarization
pixel definition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710344017.2A
Other languages
English (en)
Inventor
张锋
刘文渠
吕志军
董立文
张世政
党宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710344017.2A priority Critical patent/CN107146809A/zh
Publication of CN107146809A publication Critical patent/CN107146809A/zh
Priority to PCT/CN2018/071375 priority patent/WO2018209977A1/zh
Priority to US16/069,353 priority patent/US20210210515A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0212—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明提供了一种阵列基板及其制造方法。阵列基板包括基底以及依次设置在基底上的平坦化层和像素定义层，所述平坦化层上设置有凸台，所述像素定义层设置有开口，所述凸台位于所述开口限定的区域内。制备方法包括：形成具有凸台的平坦化层；形成像素定义层，所述像素定义层具有开口，所述凸台位于所述开口限定的区域内。本发明通过在平坦化层上设置凸台，阳极设置在凸台上，有效减小了像素定义层与阳极之间的段差，避免了制备隔离柱构图工艺中造成像素限定区域的有机膜残留，提高了阵列基板的发光特性和良品率。

Description

阵列基板及其制造方法
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制造方法。
背景技术
随着科学技术的不断进步，视觉资讯在人们的生活中的地位越来越重要，因而承载视觉资讯信息的平板显示装置也在人们生活中占据了越来越重要的地位。这些平板显示装置包括液晶(Liquid Crystal Display，LCD)显示装置和有机发光二极管(OrganicLight Emitting Diode，OLED)显示装置。由于OLED显示装置具有自发光、驱动电压低、发光效率高、响应时间短、清晰度与对比度高、近180°视角、使用温度范围宽等优点，且可实现大面积全色显示，有望成为继LCD显示技术之后的下一代平板显示技术，是平板显示技术中倍受关注的技术之一。有源矩阵有机发光二极管(Active Matrix Organic Light EmittingDiode，AMOLED)显示装置是OLED显示装置的一种，主要由薄膜晶体管(Thin FilmTransistor，TFT)和OLED构成。
目前，现有AMOLED背板制备中包括制备隔离柱工艺。经本申请发明人研究发现，在制备隔离柱过程中，容易出现像素限定区域存在有机膜残留的问题，而像素限定区域的有机膜残留会影响发光材料蒸镀后的发光特性，甚至造成缺陷，在很大程度上降低了良品率。
发明内容
本发明实施例所要解决的技术问题是，提供一种阵列基板及其制造方法，以克服现有制备方法中像素限定区域存在有机膜残留的问题。
为了解决上述技术问题，本发明实施例提供了一种阵列基板，包括：
基底；
依次设置在基底上的平坦化层和像素定义层，所述平坦化层上设置有凸台，所述像素定义层设置有开口，所述凸台位于所述开口限定的区域内。
可选地，还包括阳极和隔离柱，所述阳极设置在所述平坦化层的凸台上，所述隔离柱设置在所述像素定义层上。
可选地，所述像素定义层的上表面高于所述凸台的上表面。
可选地，所述凸台的高度为1～3μm，所述像素定义层的厚度为1.4～3.6μm。
可选地，所述像素定义层的上表面高于所述阳极的上表面。
可选地，所述像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
为了解决上述技术问题，本发明实施例还提供了一种阵列基板的制造方法，包括：
形成具有凸台的平坦化层；
形成像素定义层，所述像素定义层具有开口，所述凸台位于所述开口限定的区域内。
可选地，还包括形成阳极和隔离柱的步骤，所述阳极形成在所述平坦化层的凸台上，所述隔离柱形成在所述像素定义层上。
可选地，所述像素定义层的上表面高于所述凸台的上表面。
可选地，所述凸台的高度为1～3μm，所述像素定义层的厚度为1.4～3.6μm。
可选地，所述像素定义层的上表面高于所述阳极的上表面。
可选地，所述像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
可选地，所述形成具有凸台的平坦化层，包括：
涂覆平坦化薄膜；
采用半色调掩膜版对平坦化薄膜进行曝光并显影，在过孔位置为完全曝光区域，形成平坦化过孔，在开口区域为未曝光区域，形成凸台，其余位置为部分曝光区域，形成平坦化层。
本发明实施例还提供了一种显示面板，所述显示面板包括前述的阵列基板。
本发明实施例还提供了一种显示装置，所述显示装置包括前述的显示面板。
本发明实施例提供了一种阵列基板及其制造方法，通过在平坦化层上设置凸台，阳极设置在凸台上，有效减小了像素定义层与阳极之间的段差，避免了制备隔离柱构图工艺中造成像素限定区域的有机膜残留，提高了阵列基板的发光特性和良品率。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
图1为现有阵列基板的结构示意图；
图2为本发明实施例阵列基板的结构示意图；
图3为本发明实施例阵列基板的制备方法的流程图；
图4为本发明第一实施例形成阵列结构层后的示意图；
图5为本发明第一实施例涂覆平坦化薄膜后的示意图；
图6为本发明第一实施例对平坦化薄膜进行曝光显影后的示意图；
图7为本发明第一实施例形成阳极后的示意图；
图8为本发明第一实施例形成像素定义层后的示意图；
图9为本发明第二实施例阵列基板的结构示意图。
附图标记说明:
10—基底； 11—遮光层； 12—缓冲层；
13—有源层； 14—栅绝缘层； 15—栅电极；
16—钝化层； 17—源漏电极； 20—阵列结构层；
30—平坦化层； 31—凸台； 40—阳极；
50—像素定义层； 60—隔离柱； 70—平坦化薄膜。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
图1为现有阵列基板的结构示意图。如图1所示，现有阵列基板(也称AMOLED背板)的主体结构包括：基底10，形成在基底10上的平坦化层(Planarization，PLN)30，形成在平坦化层30上的阳极40，形成在阳极40上的像素定义层(Pixel Definition Layer，PDL)50，形成在像素定义层50上的隔离柱60。其中，像素定义层50设置有开口，开口区域也称之为像素限定区域，用于将阳极露出来，以与OLED材料相连接实现可发光功能。
经本申请发明人研究发现，现有阵列基板制备隔离柱工艺过程中，出现像素限定区域存在有机膜残留问题的主要原因，是由于像素限定区域存在较大的断差D。如图1所示，通常像素定义层的厚度为1～4μm，隔离柱的高度为1.5～3μm，使得在制备隔离柱的构图工艺中，像素限定区域所涂覆的有机膜厚度高达2.5～7μm，而有机膜刻蚀量是根据隔离柱高度设置的，因而像素限定区域的有机膜不能完全刻蚀掉。也就是说，像素定义层与阳极之间较大的段差，导致了像素限定区域的有机膜残留。研究表明，像素限定区域的有机膜残留不仅影响发光材料蒸镀后的发光特性，而且会造成阵列基板缺陷，在很大程度上降低了良品率。
为了克服现有制备方法中像素限定区域存在有机膜残留的问题，本申请实施例提供了一种阵列基板。图2为本发明实施例阵列基板的结构示意图。如图2所示，阵列基板包括：
基底10；
设置在基底10上的平坦化层30，平坦化层30上设置有凸台31；
设置在平坦化层30的凸台31上的阳极40；
设置在阳极40上的像素定义层50，像素定义层50设置有开口，开口区域露出凸台31上的阳极40；
设置在像素定义层50上的隔离柱60。
其中，像素定义层的上表面高于凸台的上表面，凸台的高度为1～3μm，像素定义层的厚度为1.4～3.6μm，凸台位于像素定义层的开口所限定的区域内，使得像素定义层的上表面高于阳极的上表面，像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
本发明实施例的阵列基板，通过在平坦化层上设置凸台，阳极设置在凸台上，有效减小了像素定义层与阳极之间的段差。较小的段差，可以避免制备隔离柱构图工艺中造成开口区域的有机膜残留，提高了阵列基板的发光特性和良品率。
在实际实施时，阵列基板还可以包括阵列结构层，阵列结构层设置在基底上，平坦化层设置在阵列结构层上。平坦化层、阳极、像素定义层和隔离柱等各膜层之间，也可以设置其它膜层，阳极既可以设置在平坦化层上，也可以设置在其它膜层上，本发明实施例不做具体限定。
为了克服现有制备方法中开口区域存在有机膜残留的问题，本申请实施例还提供了一种阵列基板的制备方法。图3为本发明实施例阵列基板的制备方法的流程图。如图3所示，阵列基板的制备方法包括：
S1、形成具有凸台的平坦化层；
S2、在平坦化层的凸台上形成阳极；
S3、形成像素定义层，像素定义层具有开口，开口区域露出凸台上的阳极；
S4、在像素定义层上形成隔离柱。
其中，像素定义层的上表面高于凸台的上表面，凸台的高度为1～3μm，像素定义层的厚度为1.4～3.6μm，凸台位于像素定义层的开口所限定的区域内，使得像素定义层的上表面高于阳极的上表面，像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
其中，步骤S1包括：
涂覆平坦化薄膜；
采用半色调掩膜版对平坦化薄膜进行阶梯曝光并显影，在过孔位置为完全曝光区域，形成平坦化过孔，在开口区域为未曝光区域，形成凸台，其余位置为部分曝光区域，形成平坦化层。
本发明实施例所提供的阵列基板的制备方法，通过在制备平坦化层时形成凸台图案，阳极形成在凸台上，使得像素定义层的上表面与阳极的上表面之间的高度差仅为0.2～0.4μm。较小的段差，可以避免后续制备隔离柱构图工艺中造成开口区域的有机膜残留，提高了阵列基板的发光特性和良品率。
在实际实施时，步骤S1之前还可以包括在基底上形成阵列结构层的步骤，之后进行在阵列结构层上形成平坦化层的步骤。步骤S1、S2、S3、S4之间，也可以形成其它膜层，形成阳极的步骤，也可以设置在其它步骤之间，本发明实施例不做具体限定。
下面通过阵列基板的制备过程进一步说明本发明实施例的技术方案。
第一实施例
图4～8为本发明第一实施例制备阵列基板的示意图，本实施例阵列基板(AMOLED背板)为顶栅型结构。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是现有成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
本实施例顶栅型阵列基板的制备过程包括：
首先，通过多次构图工艺在基底10上形成阵列结构层20，如图4所示。实际实施时，阵列结构层20包括设置遮光层11、缓冲层12、有源层13、栅绝缘层14、栅电极15、钝化层16、源漏电极17，阵列结构层中的有源层13可以是低温多晶硅(LTPS)有源层，也可以是氧化物(Oxide)有源层，氧化物可以是铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)或铟锡锌氧化物(Indium Tin Zinc Oxide，ITZO)，本实施例不做具体限定。
随后，在形成有阵列结构层的基底上，通过半色调掩膜的构图工艺形成具有凸台图案的平坦化层，凸台图案位于开口区域。形成具有凸台图案的平坦化层包括：
在阵列结构层上涂覆平坦化薄膜70，如图5所示。其中，平坦化薄膜可以采用有机透明的树脂类感光材料，厚度为2.5～5μm。
采用半色调掩膜版对平坦化薄膜70进行阶梯曝光并显影，在阳极与源漏电极相接触的过孔位置为完全曝光区域A，无平坦化薄膜，形成平坦化过孔，在开口区域为未曝光区域B，具有第一厚度的平坦化薄膜，形成凸台31，其余位置为部分曝光区域C，具有第二厚度的平坦化薄膜，形成平坦化层30，第一厚度大于第二厚度，如图6所示。优选地，第二厚度为1.5～2μm，凸台图案所在位置的厚度为2.5～5μm，凸台图案所在位置的平坦化薄膜厚度比其它位置的平坦化层的厚度大1～3μm，即凸台图案的高度H为1～3μm。
之后，在形成有平坦化层的基底上，通过构图工艺形成阳极。形成阳极包括：在平坦化层上沉积一层透明导电薄膜，在透明导电薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光显影，在阳极位置形成未曝光区域，具有光刻胶，在其余位置形成完全曝光区域，无光刻胶，对完全曝光区域的透明导电薄膜进行刻蚀并剥离剩余的光刻胶，形成阳极40图案，阳极40位于在凸台31上，阳极40通过平坦化过孔与源漏电极17中的漏电极连接，如图7所示。其中，透明导电薄膜可以采用氧化铟锡ITO，氧化铟锌IZO，或者氧化铟锡/银/氧化铟锡ITO/Ag/ITO复合膜，厚度为0.1～0.4μm。
最后，在形成前述图案的基底上，通过构图工艺形成像素定义层。形成像素定义层包括：在形成前述图案的基底上，涂覆一层像素界定薄膜，采用单色调掩膜版对像素界定薄膜进行曝光显影，形成像素定义层50图案，像素定义层50用于界定多个像素区域，具有开口，开口露出凸台31上的阳极40，如图8所示。其中，像素界定薄膜可以采用聚酰亚胺或亚克力或聚对苯二甲酸乙二醇酯，厚度为1.4～3.6μm。在实际制备时，像素界定薄膜的厚度可以根据凸台图案的高度设置，使像素定义层的厚度大于凸台高度0.4～0.6μm即可，最终使像素定义层的上表面高于凸台的上表面，像素定义层的上表面与阳极的上表面之间的高度差D为0.2～0.4μm。实际实施时，还可以包括在像素定义层形成隔离柱的步骤。
通过上述工艺流程可以看出，本实施例通过半色调掩膜构图工艺形成平坦化层的凸台图案，使得像素定义层与阳极之间的段差仅为0.2～0.4μm。较小的段差，可以使得后续制备隔离柱的构图工艺中，开口区域的有机膜能够被完全刻蚀掉，不会出现开口区域的有机膜残留，克服了现有阵列基板制备隔离柱工艺过程中出现开口区域有机膜残留的问题，提高了阵列基板的发光特性和良品率。此外，与现有制备工艺相比，本实施例仅将现有制备平坦化层的普通掩膜构图工艺调整为半色调掩膜构图工艺，对现有制备工艺改动很小。
实际实施时，制备阵列结构层可以采用现有制备工艺，例如，通过第一次构图工艺在基底上形成遮光层11；通过第二次构图工艺形成缓冲层12和有源层13；通过第三次构图工艺形成栅绝缘层14和栅电极15；通过第四次构图工艺形成钝化层16及其上的过孔；通过第五次构图工艺形成源漏电极17。
基于本实施例的发明构思，本实施例提供了一种顶栅型阵列基板。如图8所示，本实施例顶栅型阵列基板包括：
基底10；
设置在基底10上的遮光层11；
覆盖遮光层11的缓冲层12；
设置在缓冲层12上的有源层13；
设置在有源层13上的栅绝缘层14和栅电极15；
覆盖栅绝缘层14和栅电极15的钝化层16；
设置在钝化层16上的源漏电极17；
覆盖源漏电极17的平坦化层30，平坦化层在开口区域设置有凸台31，凸台31的高度为1～3μm；
设置在平坦化层30的凸台31上的阳极40，阳极40通过平坦化过孔与源漏电极17中的漏电极连接；
设置在阳极40上的像素定义层50，像素定义层50具有开口，凸台位于开口限定的区域内，开口露出阳极40，且像素定义层的上表面高于阳极的上表面，像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
其中，平坦化层的凸台通过一次半色调掩膜构图工艺形成，像素定义层上还设置有隔离柱。有源层可以是低温多晶硅有源层，也可以是氧化物有源层。
第二实施例
图9为本发明第二实施例阵列基板的结构示意图，本实施例阵列基板为底栅型结构。本实施例底栅型阵列基板的制备过程包括：
首先，通过多次构图工艺在基底10上形成阵列结构层，阵列结构层包括设置栅电极15、栅绝缘层14、有源层13和源漏电极17。阵列结构层中的有源层13可以是LTPS有源层，也可以是Oxide有源层，氧化物可以是IGZO或ITZO，本实施例不做具体限定。
随后，在形成有阵列结构层的基底上，通过半色调掩膜的构图工艺形成具有凸台图案的平坦化层，凸台位于开口区域。本实施例中，形成具有凸台图案的平坦化层的过程与第一实施例相同。
之后，在制备有平坦化层的基底上，通过构图工艺形成阳极。本实施例中，形成阳极的过程与第一实施例相同。
最后，在形成前述图案的基底上，通过构图工艺形成像素定义层。本实施例中，形成像素定义层的过程与第一实施例相同。实际实施时，还可以包括在像素定义层上形成隔离柱的步骤。
实际实施时，制备阵列结构层可以采用现有制备工艺，例如，通过第一次构图工艺在基底上形成栅电极15；通过第二次构图工艺形成栅绝缘层14和有源层13；通过第三次构图工艺形成源漏电极17。本实施例中，各膜层的材料和厚度参数等与第一实施例相同。
本实施例底栅型阵列基板包括：
基底10；
设置在基底10上的栅电极15；
覆盖栅电极15的栅绝缘层14；
设置在栅绝缘层14上的有源层13；
设置在有源层13上上的源漏电极17；
覆盖源漏电极17的平坦化层30，平坦化层在开口区域设置有凸台31，凸台图案的高度为1～3μm；
设置在平坦化层30的凸台31上的阳极40，阳极40通过平坦化过孔与源漏电极17中的漏电极连接；
设置在平坦化层30上的像素定义层50，像素定义层50具有开口，凸台位于开口限定的区域内，开口露出阳极40，且像素定义层的上表面高于阳极的上表面，像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
其中，平坦化层的凸台图案通过一次半色调掩膜构图工艺形成，像素定义层上还设置有隔离柱。有源层可以是低温多晶硅有源层，也可以是氧化物有源层。
第三实施例
本发明实施例还提供了一种显示面板，显示面板包括前述实施例的阵列基板。显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例还提供了一种显示装置，显示装置包括前述的显示面板。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种阵列基板，其特征在于，包括：
基底；
依次设置在基底上的平坦化层和像素定义层，所述平坦化层上设置有凸台，所述像素定义层设置有开口，所述凸台位于所述开口限定的区域内。
2.根据权利要求1所述的阵列基板，其特征在于，还包括阳极和隔离柱，所述阳极设置在所述平坦化层的凸台上，所述隔离柱设置在所述像素定义层上。
3.根据权利要求1所述的阵列基板，其特征在于，所述像素定义层的上表面高于所述凸台的上表面。
4.根据权利要求3所述的阵列基板，其特征在于，所述凸台的高度为1～3μm，所述像素定义层的厚度为1.4～3.6μm。
5.根据权利要求2所述的阵列基板，其特征在于，所述像素定义层的上表面高于所述阳极的上表面。
6.根据权利要求5所述的阵列基板，其特征在于，所述像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
7.一种阵列基板的制造方法，其特征在于，包括：
形成具有凸台的平坦化层；
形成像素定义层，所述像素定义层具有开口，所述凸台位于所述开口限定的区域内。
8.根据权利要求7所述的制备方法，其特征在于，还包括形成阳极和隔离柱的步骤，所述阳极形成在所述平坦化层的凸台上，所述隔离柱形成在所述像素定义层上。
9.根据权利要求7所述的制备方法，其特征在于，所述像素定义层的上表面高于所述凸台的上表面。
10.根据权利要求9所述的制备方法，其特征在于，所述凸台的高度为1～3μm，所述像素定义层的厚度为1.4～3.6μm。
11.根据权利要求8所述的制备方法，其特征在于，所述像素定义层的上表面高于所述阳极的上表面。
12.根据权利要求11所述的制备方法，其特征在于，所述像素定义层的上表面与阳极的上表面之间的高度差为0.2～0.4μm。
13.根据权利要求7～12任一所述的制备方法，其特征在于，所述形成具有凸台的平坦化层，包括：
涂覆平坦化薄膜；
采用半色调掩膜版对平坦化薄膜进行曝光并显影，在过孔位置为完全曝光区域，形成平坦化过孔，在开口区域为未曝光区域，形成凸台，其余位置为部分曝光区域，形成平坦化层。
14.一种显示面板，其特征在于，包括权利要求1～6任一所述的阵列基板。
15.一种显示装置，其特征在于，包括权利要求14所述的显示面板。
CN201710344017.2A 2017-05-16 2017-05-16 阵列基板及其制造方法 Pending CN107146809A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710344017.2A CN107146809A (zh) 2017-05-16 2017-05-16 阵列基板及其制造方法
PCT/CN2018/071375 WO2018209977A1 (zh) 2017-05-16 2018-01-04 阵列基板及其制造方法、显示面板和显示装置
US16/069,353 US20210210515A1 (en) 2017-05-16 2018-01-04 Array substrate, method for manufacturing thereof, display panel and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710344017.2A CN107146809A (zh) 2017-05-16 2017-05-16 阵列基板及其制造方法

Publications (1)

Publication Number Publication Date
CN107146809A true CN107146809A (zh) 2017-09-08

Family

ID=59777009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710344017.2A Pending CN107146809A (zh) 2017-05-16 2017-05-16 阵列基板及其制造方法

Country Status (3)

Country Link
US (1) US20210210515A1 (zh)
CN (1) CN107146809A (zh)
WO (1) WO2018209977A1 (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107657231A (zh) * 2017-09-27 2018-02-02 京东方科技集团股份有限公司 指纹识别传感器及其制作方法和显示装置
WO2018209977A1 (zh) * 2017-05-16 2018-11-22 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
CN109449182A (zh) * 2018-10-30 2019-03-08 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
WO2019062223A1 (zh) * 2017-09-30 2019-04-04 昆山国显光电有限公司 显示屏和电子产品
CN109599416A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
CN109599030A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
CN109599035A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
CN110137385A (zh) * 2019-04-09 2019-08-16 深圳市华星光电半导体显示技术有限公司 有机发光二极管显示面板及其制造方法
WO2020082472A1 (zh) * 2018-10-23 2020-04-30 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制造方法
CN111276415A (zh) * 2020-02-18 2020-06-12 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN111864113A (zh) * 2020-07-22 2020-10-30 合肥维信诺科技有限公司 显示背板及其制作方法和显示面板
CN115380386A (zh) * 2021-03-19 2022-11-22 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111352294B (zh) * 2020-03-23 2021-10-22 昆山国显光电有限公司 掩模版、显示面板及掩模版的制备方法
CN114023797B (zh) * 2021-10-28 2023-04-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板制作方法
KR20230103655A (ko) * 2021-12-31 2023-07-07 엘지디스플레이 주식회사 유기발광 표시패널 및 유기발광 표시장치
KR20230173983A (ko) * 2022-06-20 2023-12-27 엘지디스플레이 주식회사 디스플레이 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200713659A (en) * 2005-09-21 2007-04-01 Toppoly Optoelectronics Corp Method of fabricating an array substrate for an OLED
CN101626029A (zh) * 2008-07-11 2010-01-13 三星移动显示器株式会社 有机发光二极管显示器及其制造方法
US20110240964A1 (en) * 2010-03-31 2011-10-06 Hee-Joo Ko Organic light emitting diode display
CN103915580A (zh) * 2014-03-31 2014-07-09 京东方科技集团股份有限公司 一种woled背板及其制作方法
CN105449127A (zh) * 2016-01-04 2016-03-30 京东方科技集团股份有限公司 发光二极管显示基板及其制作方法、显示装置
CN106558594A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及制备方法
CN106653768A (zh) * 2016-12-13 2017-05-10 武汉华星光电技术有限公司 Tft背板及其制作方法
CN106653764A (zh) * 2016-10-19 2017-05-10 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板、显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146809A (zh) * 2017-05-16 2017-09-08 京东方科技集团股份有限公司 阵列基板及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200713659A (en) * 2005-09-21 2007-04-01 Toppoly Optoelectronics Corp Method of fabricating an array substrate for an OLED
CN101626029A (zh) * 2008-07-11 2010-01-13 三星移动显示器株式会社 有机发光二极管显示器及其制造方法
US20110240964A1 (en) * 2010-03-31 2011-10-06 Hee-Joo Ko Organic light emitting diode display
CN103915580A (zh) * 2014-03-31 2014-07-09 京东方科技集团股份有限公司 一种woled背板及其制作方法
CN106558594A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及制备方法
CN105449127A (zh) * 2016-01-04 2016-03-30 京东方科技集团股份有限公司 发光二极管显示基板及其制作方法、显示装置
CN106653764A (zh) * 2016-10-19 2017-05-10 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板、显示装置
CN106653768A (zh) * 2016-12-13 2017-05-10 武汉华星光电技术有限公司 Tft背板及其制作方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018209977A1 (zh) * 2017-05-16 2018-11-22 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
US10627550B2 (en) 2017-09-27 2020-04-21 Boe Technology Group Co., Ltd. Fingerprint recognition sensor, manufacturing method thereof and display device
CN107657231A (zh) * 2017-09-27 2018-02-02 京东方科技集团股份有限公司 指纹识别传感器及其制作方法和显示装置
CN107657231B (zh) * 2017-09-27 2020-08-11 京东方科技集团股份有限公司 指纹识别传感器及其制作方法和显示装置
CN109599035B (zh) * 2017-09-30 2020-12-11 昆山国显光电有限公司 显示屏及电子产品
CN109599416B (zh) * 2017-09-30 2020-12-11 昆山国显光电有限公司 显示屏及电子产品
CN109599035A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
TWI668683B (zh) * 2017-09-30 2019-08-11 大陸商昆山國顯光電有限公司 Display and electronics
CN109599030A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
CN109599416A (zh) * 2017-09-30 2019-04-09 昆山国显光电有限公司 显示屏及电子产品
WO2019062223A1 (zh) * 2017-09-30 2019-04-04 昆山国显光电有限公司 显示屏和电子产品
WO2020082472A1 (zh) * 2018-10-23 2020-04-30 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制造方法
CN109449182A (zh) * 2018-10-30 2019-03-08 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
CN110137385A (zh) * 2019-04-09 2019-08-16 深圳市华星光电半导体显示技术有限公司 有机发光二极管显示面板及其制造方法
CN111276415A (zh) * 2020-02-18 2020-06-12 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN111276415B (zh) * 2020-02-18 2023-11-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN111864113A (zh) * 2020-07-22 2020-10-30 合肥维信诺科技有限公司 显示背板及其制作方法和显示面板
CN111864113B (zh) * 2020-07-22 2022-11-11 合肥维信诺科技有限公司 显示背板及其制作方法和显示面板
CN115380386A (zh) * 2021-03-19 2022-11-22 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN115380386B (zh) * 2021-03-19 2025-03-04 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Also Published As

Publication number Publication date
WO2018209977A1 (zh) 2018-11-22
US20210210515A1 (en) 2021-07-08

Similar Documents

Publication Publication Date Title
CN107146809A (zh) 阵列基板及其制造方法
CN107424957B (zh) 柔性tft基板的制作方法
CN107068725B (zh) 有源矩阵有机发光二极管背板及其制造方法
CN107221501B (zh) 垂直型薄膜晶体管及其制备方法
CN110610980A (zh) 一种显示基板及其制备方法、显示装置
CN110120464A (zh) 显示基板及其制备方法、显示装置
CN110120463A (zh) 显示基板及其制备方法、显示装置
US9881942B2 (en) Array substrate, manufacturing method thereof and display device
CN112328112B (zh) 触控显示面板及其制备方法、触控显示装置
US11489139B2 (en) Display panel, preparation method thereof, and display apparatus
CN108649060B (zh) Oled器件及其制备方法、显示装置
CN110518053A (zh) 显示基板及其制备方法、显示装置
WO2015100898A1 (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
CN107611280A (zh) 有机发光二极管基板及其制造方法
CN108598089A (zh) Tft基板的制作方法及tft基板
WO2016173330A1 (zh) 阵列基板及其制造方法、显示装置
CN104465708A (zh) 一种阵列基板及其制作方法和显示装置
US9684217B2 (en) Array substrate, method for manufacturing the same and liquid crystal display device
WO2018214802A1 (zh) Oled基板及其制备方法、显示装置及其制备方法
CN108598114A (zh) 有机发光显示面板及其制备方法、显示装置
CN109037285B (zh) 显示面板及其制作方法、显示装置、掩膜版组件
CN103531610A (zh) 一种底发射基板、显示装置及该基板的制造方法
CN103681765B (zh) 显示面板及其制作方法、显示装置
CN103489874B (zh) 阵列基板及其制备方法、显示装置
CN103647028A (zh) 阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170908