CN107086202A - 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构 - Google Patents
一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构 Download PDFInfo
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Abstract
本发明属于半导体非易失性存储器技术领域，涉及一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构，其包括交替向上堆叠的第一电极层和第二电极层、置于第一电极层和第二电极层之间的存储单元层、制作在硅片上的选通管以及隔离单元；其中隔离单元置于相邻奇数层或偶数层的第一电极层之间的垂直通孔中；隔离单元和普通存储单元在结构上完全相同，但功能不同：普通存储单元利存储数据；隔离单元抑制电路在操作过程中伴随产生的大量漏电流，该结构制造方法简单，成本低廉，几乎不需要增添额外的工艺步骤，能节省功耗，提高存储器的可靠性，为保留三维电阻转换存储器的高密度优势提供保障。
Description
技术领域
本发明属于半导体非易失性存储器技术领域，涉及一种抑制三维电阻转换存储器在操作过程中的漏电流的结构设计，尤其涉及一种多层堆叠的三维水平交叉点式电阻转换存储阵列。
背景技术
随着技术代的不断推进，目前市场主流的非易失性存储器NAND Flash已经面临微缩困境。为了进一步实现非易失性半导体存储器件的低功耗及高密度应用目标，科研工作者已经从材料上、器件结构上、制造方法上及外围电路设计上展开了多方面的研究。其中，电阻转换存储器凭借其高存储密度、高耐久性、与COMS标准工艺兼容、不需要高压操作等优点被认为是可以突破FLASH技术瓶颈的潜力型非易失性存储器。
对于电阻转换存储器来说，阻变单元是具有简单MIM三明治结构的两端器件，特别适合三维堆叠，满足当今高速发展的集成电路对大容量高密度存储器的要求。目前正在研究的三维阻变存储器架构主要有两种：垂直结构(Vertical Cross-Point Array)和水平结构(Horizontal Cross-Point Array)。其中的存储单元可以是1R结构、1D(Diode)1R结构或2D(Bi-directional Diode)1R结构。
由于cross-point结构本身的特点，在二维或三维阻变存储器的操作过程中会伴随有大量漏电流产生，如图1A和图1B所示，并且此漏电流功耗占总操作功耗的90％以上。这不仅会造成大量的能量浪费，而且会带来读写误操作的风险，降低存储器的可靠性。
在现有技术中，减小漏电流功耗的有效办法就是减小阵列容量。因此，漏电流的存在将极大的扼杀三维电阻转换存储器的高密度大容量优势。
发明内容
本发明提供了一种三维电阻转换存储器的集成结构及其制造方法，尤其涉及 一种可抑制三维水平交叉点式电阻转换存储器漏电流的集成结构，该结构能够抑制其在操作过程中的漏电流；该结构制造方法简单，成本低廉，几乎不需要增添额外的工艺步骤。
为实现以上目的或其它目的，本发明采用如下技术方案。
一种多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：该结构包括交替向上堆叠的第一电极层和第二电极层、置于第一电极层和第二电极层之间的存储单元层、制作在硅片上的选通管以及隔离单元。
所述第一电极层为至少两条的平行的金属线，沿第一方向布局，作为局部位线；第二电极层也为至少两条的平行的金属线，沿第二方向布局，作为水平连接线；第一方向和第二方向互相垂直；
所述存储单元层位于第一电极层和第二电极层之间，存储单元位于第一电极金属线和第二电极金属线的每一个交叉点处；第一电极层、存储单元层和第二电极层将构成二维交叉点式阻变存储阵列；二维交叉点式阻变存储阵列沿第三方向堆叠即可构成三维水平交叉点式阻变存储阵列，第三方向与第一方向和第二方向互相垂直；相邻两层的存储单元层中的存储单元或共享，或不共享位于它们中间的电极层。
本发明中，存储单元可以是1R结构、1D(Diode)1R结构或2D(Bi-directionalDiode)1R结构。其中R为可变电阻，D为二极管，2D为双向二极管；
第一电极层的金属线交替地通过在第三方向的垂直通孔连接起来，分别连接到第一选通管的漏端和第二选通管的漏端；第一选通管和第二选通管使用公共源端，引出导线为位线；第一选通管和第二选通管的栅极分别为字线；第一选通管和第二选通管被制造于阵列下方的硅片上，以提高芯片的面积利用率；
隔离单元被置于相邻奇数层或偶数层的第一电极层之间的垂直通孔中，隔离单元和普通存储单元在结构上完全相同。
作为本发明的优选方案，所述第一电极材料可以由选自Pt，Ag，Cu，TaN，TiN，Al，W或其合金中的一种材料形成。
作为本发明的优选方案，所述第二电极材料可以由选自Pt，Ag，Cu，TaN，TiN，Al，W或其合金中的一种材料形成。
作为本发明的优选方案，所述可变电阻R能够在电信号的作用下实现高低电阻之间的可逆变化；该种存储介质可以是可变电阻材料，包括如金属氧化物的可 变电阻材料，例如选自AlOx，WOx，TaOx，SiO2，HfOx，TiOx，GeSbyTex等材料；也可以是磁存储材料，由磁性材料及其他介质材料堆叠而成；存储介质的数据存储是两级数据存储或多级数据存储。
作为本发明的优选方案，二极管D可以是肖特基二极管、PN二极管或氧化物二极管。
作为本发明的优选方案，双向二极管2D，可以是双向肖特基二极管、双向PN二极管或双向氧化物二极管。
作为本发明的优选方案，所述选通管采用通过栅极控制开关的MOS管，可以是NMOS也可以是PMOS。
本发明的有益效果在于：在几乎不增加额外工艺步骤和制造成本的情况下，通过插入隔离单元有效抑制了三维阻变存储器在操作过程中伴随产生的大量漏电流。不仅节省了功耗，提高了存储器的可靠性，而且为保留三维阻变存储器的高密度优势提供了保障。
附图说明
从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完整清楚；其中，相同或相似的要素采用相同的标号表示。
图1A是二维交叉点式阻变存储阵列示意图。
图1B是传统三维水平交叉点式阻变存储阵列示意图。
图2是本发明实施例一和实施例二的芯片布局示意图。
图3是本发明实施例一的三维空间布局示意图。
图4A是本发明实施例一的三维电路图。
图4B是本发明实施例一的三维电路图在某一方向上的截面图。
图5A是本发明实施例一的平面电路图。
图5B是本发明实施例一的等效电路图。
图6A是本发明实施例一的平面电路图。
图6B是本发明实施例一的等效电路图。
图7A是本发明实施例二的三维电路图。
图7B是本发明实施例二的三维电路图在某一方向上的截面图。
图8A是本发明实施例二的平面电路图。
图8B是本发明实施例二的等效电路图。
图9A是本发明实施例二的平面电路图。
图9B是本发明实施例二的等效电路图。
具体实施方式
下面公开的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式，因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。
下面的描述中，为描述的清楚和简明，并没有对图中所示的所有多个部件进行详细描述，附图中示出了多个部件为本领域普通技术人员提供本发明的完全能够实现的公开内容。对于本领域技术人员来说，许多部件的操作都是熟悉而且明显的。
在图1A是二维交叉点式阻变存储阵列100；存储单元位于两组互相垂直的连接线的每一个交叉点处；为了写入或读出选中的存储单元(虚线圆圈内)，一个合适的电势差将被施加在选中的存储单元(虚线圆圈内)两端，形成操作电流路径101；然而与此同时，由于交叉点式阵列的连接方式，其他存储单元上也会承担一定的电势差，形成了漏电流路径，例如图1A中漏电流路径102、漏电流路径103。
图1B是三维水平交叉点式阻变存储阵列110，可以看作是由二维交叉点式阻变存储阵列100在垂直于硅片的方向上堆叠而成，但是相邻两层的存储层共享它们中间的连接线。三维水平交叉点式阻变存储阵列110中也存在漏电流路径的问题，原理同上所述。在图1B中，流过选中存储单元(虚线圆圈内)的为操作电流路径111，而漏电流路径如路径112、路径113。
在二维交叉点式阻变存储阵列100和三维水平交叉点式阻变存储阵列110中，所有漏电流路径中的漏电流之和(I_sneak)可能比操作电流(I_selected)大很多。漏电流路径的存在不仅会造成大量的能量浪费，而且会带来读写误操作的风险，减小读窗口，降低了存储器的可靠性。
实施例1
以下，参照附图2—图4对本发明所提出的三维阻变存储阵列实施例1的集成结构进行说明。
为了尽可能保证存储器芯片的面积利用率，本发明设计了如图2所示的芯片布局示意图。整块芯片规划为一个Bank200。为减小漏电流功耗，Bank200沿着位线206方向又划分为若干Block201，每一个Block201分别通过一定方法(在图2中没有显示)与位线206相连。每一个Block201中的局部位线205分别通过一定方法(在图2中没有显示)连接到对应的位线206上。字线和水平线译码器204被置于Bank200两边，其功能为从Bank200的所有Block201中选中一个Block，然后为该Block中的字线202和水平线203提供合适的偏置。灵敏放大器207被置于Bank200下方，其功能是在读操作的过程中放大位线206上读出的信号。其他外围电路208被置于芯片最下方，包括控制逻辑、驱动电路等等。图2中的芯片布局最大程度的保证了存储器芯片的面积利用率，几乎可以与NANDFLASH相竞争。
图3是本发明实施例一的三维空间布局示意图。图3与图2有对应关系：整块芯片规划为一个Bank200。Bank200沿着位线206方向又划分为若干Block201(i)，每一个Block201(i)分别通过制作在硅片上的选通晶体管303(i)与位线206相连。水平线203和局部位线205互相垂直，一层水平线203、一层局部位线205以及它们之间的存储单元302构成一层存储层100，上下相邻两层存储层共享位于它们之间的局部位线或水平线。在图3所示的实施例中共有4层存储层。局部位线205交替地通过垂直通孔连接起来，分别连接到选通管303(1)的漏端和选通管303(2)的漏端。选通管303(1)的源端和选通管303(2)的源端连通，引出导线为位线206，位线206连接芯片下方的灵敏放大器(图3中未画出，参见图2)。选通管303(1)和选通管303(2)的栅极分别为字线202。选通管303(i)被制造于阵列下方的硅片上，以提高芯片的面积利用率。隔离单元301(i)被置于相邻奇数层或偶数层的局部位线205之间的垂直通孔中。隔离单元301(i)和普通存储单元302在结构上完全相同。字线和水平线译码器204被置于Bank200两边，其功能为从Bank200的所有Block201(i)中选中一个Block，然后为该Block中的字线202(i)和 水平线203(i)提供合适的偏置。
图4A是本发明实施例一的三维电路图，共有4层存储层。在图4A中，沿AA’方向的截面图如图4B所示。隔离单元的制造几乎不需要增加额外的工艺步骤，隔离单元301(1)可以和第三层存储层或第四层存储层同时制造，隔离单元301(2)可以和第一层存储层或第二层存储层同时制造。隔离单元301(i)和普通存储单元具有完全相同的结构，但他们功能不同：普通存储单元利用其高低阻态的转换来存储数据；而隔离单元301(i)则起到抑制电路中漏电流的作用，我们并不关心隔离单元的阻值状态。
以下，参照附图5—图6对本发明所提出的三维阻变存储阵列实施例1的操作方法和原理进行说明。
本发明所提出的三维阻变存储阵列的读写操作是以页(Page)为单位进行的，一页由位于同一字线、同一水平线、不同位线上的所有存储单元组成，读写操作以页为单位进行即一次读操作将读出一页的数据，一次写操作将写入一页的数据，以页为单位的操作方式可以增大存储器的数据带宽。
本发明所提出的三维阻变存储阵列的擦除操作是以块(Block)为单位进行的，即一次擦除操作将把一个Block中的数据全部擦除为0状态，因此，本发明所提出的三维阻变存储阵列中在擦除过程中不存在漏电流。
在写操作之前，必须首先进行一次擦除操，确保整个Block中的存储单元都擦除为0。
在写操作过程中，若选中的一页501位于第一存储层或第二存储层，其平面电路图如图5A所示；选中的水平线203(1)上施加写电压“Vset”，其它未选中的水平线203(2)～203(8)上施加某一中间电压“Vd2”，字线202(1)为0V，字线202(2)为5V(或适当电压值使得选通晶体管开启)，位线206(i)为0V或“Vset”(当某一位线对应的单元要写入1时施加0V，要写入0时施加“Vset”)；这样选中的页501中的存储单元两边将形成”Vset”大小的电势差，这一电势差将会改变存储单元的状态，从高阻状态(0状态)转换到低阻状态(1状态)。
图5B是图5A的等效电路图；在等效电路图中，三维阻变存储阵列中的所有存储单元被分成4个部分：选中的部分、行半选部分、列半选部分以及未选部分。在连接方式上，选中部分和行半选部分、未选部分、列半选部分的串联相并 联。写电压“Vset”落在选中部分的存储单元两端，流过选中部分的电流即为操作电流I_selected；同时写电压“Vset”也依次落在半选部分、未选部分、列半选部分上，流过的电流即为漏电流I_sneak。
本发明中，隔离单元301在电路中的作用是：隔离单元301与数量庞大的列半选存储单元的并联相串联，或与数量庞大的未选存储单元的并联相串联，这相当于极大地增大了漏电流路径的电阻，因此漏电流被大幅度抑制，与此同时，操作电流路径不受影响。
本发明中，在写操作过程中，若选中的一页501位于第三存储层或第四存储层，其平面电路图如图6A所示，这种情况下要想成功操作选中存储单元，写电压必须额外克服串联在路径上的隔离电阻上的压降ΔV，因此选中的水平线203(5)上施加的写电压增加为“Vset+ΔV”，其它未选中的水平线203(1)～203(4)，203(6)～203(8)上施加某一中间电压“Vd2”，字线202(1)为0V，字线202(2)为5V(或适当电压值使得选通晶体管开启)，位线206(i)为0V或“Vset”(当某一位线对应的单元要写入1时施加0V，要写入0时施加“Vset”)。这样选中的页501中的存储单元两边将形成”Vset”大小的电势差，这一电势差将会改变存储单元的状态，从高阻状态(0状态)转换到低阻状态(1状态)。
图6B是图6A的等效电路图；在这种情况下隔离单元301的作用同上所述，使得列半选部分存储单元的漏电流功耗被大幅度抑制，但是由于写电压的抬高，行半选部分的存储单元的漏电流功耗将有所增大，并且将承担更大的电压分配，使得误写的风险有所增大，可以通过仔细选择可变电阻的高低阻比例来改善。
隔离单元对漏电流的抑制作用同时也能改善读窗口，增大读操作的可靠性。其原理同上。
实施例2：
图7A是本发明实施例2的三维电路图，共有4层存储层；在图7A中，沿BB’方向的截面图如图7B所示；隔离单元的制造几乎不需要增加额外的工艺步骤，隔离单元301(1)可以和第二层存储层或第三层存储层同时制造，隔离单元301(2)可以和第一层存储层或第二层存储层同时制造；隔离单元301(i)和普通存储单元具有完全相同的结构，但他们功能不同：普通存储单元利用其高低阻态的 转换来存储数据；而隔离单元301(i)则起到抑制电路中漏电流的作用，再此并不关注隔离单元的阻值状态，同时可以发现任意相邻的存储层都不再共享局部位线或水平线；
以下，参照附图8—图9对本发明所提出的三维阻变存储阵列实施例2的操作方法和原理进行说明：
在写操作过程中，若选中的一页501位于第一存储层或第二存储层，其平面电路图如图8A所示；选中的水平线203(1)上施加写电压“Vset”，水平线203(2)～203(4)，203(9)～203(12)上施加某一中间电压“Vd2”，水平线203(5)～203(8)，203(13)～203(16)为0V。字线202(1)为0V，字线202(2)为5V(或适当电压值使得选通晶体管开启)，位线206(i)为0V或“Vset”(当某一位线对应的单元要写入1时施加0V，要写入0时施加“Vset”)；这样选中的页501中的存储单元两边将形成”Vset”大小的电势差，这一电势差将会改变存储单元的状态，从高阻状态(0状态)转换到低阻状态(1状态)；
图8B是图8A的等效电路图；在等效电路图中，只有2个部分参与作用：选中部分和列半选部分，而行半选部分和未选部分悬空，不再出现在等效电路里，这一部分上几乎不产生功耗；写电压“Vset”落在选中部分的存储单元两端，流过选中部分的电流即为操作电流；同时中间电压“Vd2”落在列半选部分上，流过的电流即为漏电流；隔离单元301串联在漏电流路径中，同实施例1类似相当于增大了漏电流路径的电阻，因此漏电流被抑制，而与此同时操作电流路径不受影响；
在写操作过程中，若选中的一页501位于第三存储层或第四存储层，其平面电路图如图9A所示；这种情况下要想成功操作选中存储单元，写电压必须额外克服串联在路径上的隔离电阻上的压降ΔV，因此选中的水平线203(9)上施加的写电压增加为“Vset+ΔV”，水平线203(1)～203(4)，203(10)～203(12)上施加某一中间电压“Vd2”，水平线203(5)～203(8)，203(13)～203(16)为0V。字线202(1)为0V，字线202(2)为5V(或适当电压值使得选通晶体管开启)，位线206(i)为0V或“Vset”(当某一位线对应的单元要写入1时施加0V，要写入0时施加“Vset”)，这样选中的页501中的存储单元两边将形成”Vset”大小的电势差，这一电势差将会改变存储单元的状态，从高阻状态(0状态)转换到低阻状态(1状态)；
图9B是图9A的等效电路图，在这种情况下隔离单元301的作用同上所述， 使得列半选部分存储单元的漏电流功耗被大幅度抑制，然而在实施例2中，由于行半选部分和未选部分不再连接在等效电路中，只有列半选部分的存储单元提供漏电流路径，因此写电压的抬高不再产生任何影响。
Claims (7)
1.一种多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：该结构包括交替向上堆叠的第一电极层和第二电极层、置于第一电极层和第二电极层之间的存储单元层、制作在硅片上的选通管以及隔离单元。
2.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：相邻两层的存储单元层中的存储单元或共享，或不共享位于它们中间的电极层。
3.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：存储单元是1R结构、1D(Diode)1R结构或2D(Bi-directional Diode)1R结构；其中R为可变电阻，D为二极管，2D为双向二极管；所述二极管D是肖特基二极管、PN二极管或氧化物二极管；所述双向二极管2D是双向肖特基二极管、双向PN二极管或双向氧化物二极管。
4.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：第一选通管和第二选通管被制造于阵列下方的硅片上，以提高芯片的面积利用率。
5.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：隔离单元被置于相邻奇数层或偶数层的第一电极层之间的垂直通孔中；隔离单元与普通存储单元在结构上相同。
6.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：普通存储单元利用其高低阻态的可逆转换存储数据；隔离单元抑制电路在操作过程中伴随产生的大量漏电流。
7.如权利要求1所述的多层堆叠的三维水平交叉点式电阻转换存储阵列结构，其特征在于：所述电阻转换存储阵列的电阻转换存储器是相变存储器、阻变存储器或磁阻存储器。
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