CN107039579A - 包括可逆和单次可编程磁隧道结的半导体器件 - Google Patents

Abstract

一种半导体器件，其包括存储单元阵列，该存储单元阵列进一步包括第一磁性存储单元的阵列和第二磁性存储单元的阵列。第一磁性存储单元中的每一个包括具有可逆阻抗状态的第一磁隧道结结构，而第二磁性存储单元中的每一个包括具有单次可编程(OTP)阻抗状态的第二磁隧道结结构。

Description

包括可逆和单次可编程磁隧道结的半导体器件

技术领域

示例实施方式涉及半导体器件，如磁性存储器件。

背景技术

由于对具有更快速度和/或更低功耗的半导体器件的逐渐增长的需求，半导体器件需要更快的运算速度和/或更低的操作电压。磁性存储器件已经被提出以满足这样的要求。例如，磁性存储器件可以提供诸如相对低等待和/或非易失性。结果，磁性存储器件正被认为是即将到来的下一代存储器件。

磁性存储器件可以包括磁性隧道结(MTJ)。MTJ可以包括两个磁性层和夹置在它们之间的隧道屏障层。MTJ的阻抗可以取决于磁性层的磁化方向。例如，MTJ的阻抗在磁性层的磁化方向逆平行时比它们平行时的高。阻抗中的这种差异可以用于在磁性存储器件中存储数据。

发明内容

本发明构思的一个或多个示例实施方式提供了更高度集成的磁性存储器件。

本发明构思的一个或多个示例实施方式提供了更高度可靠的磁性存储器件。

至少一个示例实施方式提供了一种半导体器件，其包括：多个字线；多个穿过所述多个字线的位线，所述多个位线包括第一位线和第二位线，所述第二位线与所述第一位线在多个字线延伸的方向上间隔开；多个第一存储单元，所述多个第一存储电源连接在多个字线和第一位线之间，多个第一存储单元中的每一个包括第一存储元件和第一选择元件，第一存储元件和第一选择元件彼此连接；以及多个第二存储单元，所述多个第二存储单元连接在多个字线和第二位线之间，所述多个第二存储单元中的每一个包括第二存储元件和第二选择元件，第二存储元件和第二选择元件彼此连接。所述第一存储元件包括第一磁隧道结，而所述第二存储元件包括第二磁隧道结，所述第一和第二磁隧道结中的每一个包括被钉扎层、自由层和在所述被钉扎层和自由层之间的隧道屏障层。所述第二磁隧道结的第一部分的隧道屏障层具有不可逆阻抗状态。

至少一个其他示例实施方式提供了一种半导体器件，其包括：存储单元阵列，该存储单元阵列包括可再编程单元的阵列和单次可编程(OTP)单元的阵列；通过第一位线电连接到可再编程单元的阵列的第一周边电路；以及通过第二位线电连接到OTP单元的阵列的第二周边电路。可再编程单元的阵列包括多个第一存储单元，所述多个第一存储单元中的每一个包括第一磁隧道结和第一选择晶体管，第一磁隧道结和第一选择晶体管彼此连接。OTP单元的阵列包括多个第二存储单元，所述多个第二存储单元中的每一个包括第二磁隧道结和第二选择晶体管，第二磁隧道结和第二选择晶体管彼此连接。所述第二磁隧道结的第一部分具有不可逆阻抗状态。

至少一个其他示例实施方式提供了一种半导体器件，其包括：存储单元阵列，该存储单元阵列包括第一磁性存储单元的阵列和第二磁性存储单元的阵列，第一磁性存储单元中的每一个包括具有可逆阻抗状态的第一磁隧道结结构，且第二磁性存储单元中的每一个包括具有单次可编程(OTP)阻抗状态的第二磁性隧道结结构。

附图说明

示例实施方式将从下面结合附图给出的简要描述中更清楚地理解。附图示出了非限定性示例实施方式，如在此描述的。

图1是示出根据本发明构思的一些示例实施方式的磁性存储器件的方块图；

图2是示出根据本发明构思的一些示例实施方式的磁性存储器件的一部分的电路图；

图3是示意性示出根据本发明构思的一些示例实施方式的第一存储单元的视图；

图4A和4B是示出根据本发明构思的一些示例实施方式的两种不同类型的第一磁隧道结的示意图；

图5A和5B是示意性示出根据本发明构思的一些示例实施方式的第一子单元和第二子单元的视图；

图6是示出根据本发明构思的一些示例实施方式的第一存储单元的示例读取操作的示意性电路图；

图7A和7B是示出根据本发明构思的一些示例实施方式的第二存储单元的示例性读取操作的示意性电路图；

图8A是示出根据本发明构思的一些示例实施方式的磁性存储器件的示例的平面图；

图8B是沿着图8A的线A-A’和B-B’截取的剖面图；

图8C是沿着图8A的线C-C’、D-D’和E-E’截取的剖面图；

图9A是示出根据本发明构思的一些示例实施方式的磁性存储器件的示例的平面图；

图9B是沿着图9A的线A-A’和B-B’截取的剖面图；以及

图9C是沿着图9A的线C-C’、D-D’和E-E’截取的剖面图。

应该指出的是，这些图意在说明在特定示例实施方式中利用的方法、结构和/或材料的通常特性并补充在下面提供的文字描述。但是，这些图并不是按比例的并可以不精确地反映任何给定实施方式的精确结构或性能特性，且不应解释为定义或限制示例实施方式所涵盖的数值范围或特性。例如，分子、层、区域和/或结构元件的相对厚度和定位为了清晰而可以被减小或夸大。在各个附图中类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。

具体实施方式

在此解释和图示的本发明构思的示例实施方式包括它们互补的对应零件。相同的附图标记或相同的附图标识在整个说明书中表示相同元件。

图1是示出根据本发明构思的一些示例实施方式的磁性存储器件的方块图。

参照图1，磁性存储器件可以包括存储单元阵列10，该存储单元阵列被构造成存储从外部输入的数据，并包括周边电路，该周边电路被构造成控制存储单元阵列10。存储单元阵列10可以包括正常单元阵列(在此也称为可再编程单元阵列)10a和单次可编程(OTP)单元阵列10b。换言之，例如，一部分存储单元阵列10可以用作正常单元阵列10a，且另一部分存储单元阵列10可以用作OTP单元阵列10b。周边电路可以包括行解码器20、列解码器30、读/写电路40和控制逻辑50。

正常单元阵列10a和OTP单元阵列10b中的每一个可以包括多个存储单元，每个存储单元包括至少一个存储元件和至少一个选择元件。正常单元阵列10a的存储单元可以是可再写入存储单元，且OTP单元阵列10b的存储单元可以是单次可编程存储单元。正常单元阵列10a和OTP单元阵列10b的存储单元可以连接到字线和位线。下面，为了简要的缘故，正常单元阵列10a的存储单元将称为‘正常存储单元’，而OTP单元阵列10b的存储单元将称为‘OTP存储单元’。另外，连接到正常存储单元的位线将称为‘第一位线’，而连接到‘OTP存储单元’的位线将称为‘第二位线’。

行解码器20可以通过字线连接到正常单元阵列10a和OTP单元阵列10b。行解码器20可以被构造成解码从外侧传输的地址信息并基于解码的地址信息选择字线中的一条。

每个列选择电路30和读/写电路40可以分成两个区域，所述两个区域分别与正常单元阵列10a和OTP单元阵列10b相关联。换言之，例如，列选择电路30可以包括电连接到正常存储单元的第一列选择电路30a和电连接到OTP存储单元的第二列选择电路30b。类似地，读/写电路40可以包括电连接到正常存储单元的第一读/写电路40a和电连接到OTP存储单元的第二读/写电路40b。

更详细地说，例如，第一列选择电路30a可以通过第一位线连接到正常单元阵列10a并且可以被构造成解码从外侧传输的地址信息，并基于被解码的地址信息选择多条第一位线中的一条。被第一列选择电路30a选择的第一位线可以连接到第一读/写电路40a。第二列选择电路30b可以通过第二位线连接到OTP单元阵列10b，并可以构造成解码从外侧传输的地址信息，并基于被解码的地址信息选择多条第二位线中的一条。被第二列选择电路30b选择的第二位线可以连接到第二读/写电路40b。

在控制逻辑50的控制下，第一读/写电路40a可以被构造成提供第一位线偏压，用于访问正常存储单元中的被选择的一个。例如，第一读/写电路40a可以被构造成向被选择的第一位线提供第一位线电压，并在此，第一位线电压可以用于在正常存储单元的选择的一个上执行读或写操作。第一读/写电路40a可以包括第一写入驱动器和第一感测放大器。在控制逻辑50的控制下，第二读/写电路40b可以被构造成提供第二位线偏压，用于访问从OTP存储单元选择的至少一个。例如，第二读/写电路40b可以被构造成向被选择的第二位线提供第二位线电压，并且在此，第二位线电压可以用于在OTP存储单元的被选择一个上执行读或写操作。第二读/写电路40b可以包括第二写入驱动器和第二感测放大器。

控制逻辑50可以被构造成响应于从外侧输入的命令信号输出控制信号，用于控制磁性存储器件。所述控制信号可以用于控制读/写电路40。

图2是示出根据本发明构思的一些示例实施方式的磁性存储装置的一部分的电路图。

参照图2，磁性存储器件可以包括多个字线WL、多个位线、存储单元阵列10、第一周边电路PC1和第二周边电路PC2。存储单元阵列10可以包括依次在第一方向D1上布置的第一存储单元阵列10a和第二存储单元阵列10b。第一存储单元阵列10a可以对应于图1的正常单元阵列10a，而第二存储单元阵列10b可以对应于图1的OTP单元阵列10b。在此，第一方向D1可以被选择成平行于或基本上平行于字线WL。第二方向D2可以被选择成穿过第一方向D1或者平行于或基本平行于位线。字线WL可以在第一方向D1上延伸以穿过第一存储单元阵列10a和第二存储单元阵列10b。位线可以布置成穿过字线WL。位线可以包括连接到第一存储单元阵列10a的第一位线BL1和连接到第二存储单元阵列10b的第二位线BL2。

第一存储单元阵列10a可以包括第一存储单元MC1。第一存储单元MC1可以被二维或三维布置。所述第一存储单元MC1可以设置在字线WL和第一位线BL1之间并连接到字线WL和第一位线BL1。第一存储单元MC1可以对应于参照图1描述的正常存储单元。第二存储单元阵列10b可以包括第二存储单元MC2。第二存储单元MC2可以被二维或三维布置。第二存储单元MC2可以设置在字线WL和第二位线BL2之间并连接到字线WL和第二位线BL2。第二存储单元MC2可以对应于参照图1描述的OTP存储单元。多个第一存储单元MC1和多个第二存储单元MC2可以共同连接到每个位线WL。而且，构成每列的多个第一存储单元MC1可以分别连接到不同一条字线WL上并可以共享相对应的一条第一位线BL1。类似地，构成每列的多个第二存储单元MC2可以分别连接到不同一条字线WL并可以共享相对应一条第二位线BL2。

每个第一存储单元MC1可以包括第一存储元件ME1和第一选择元件SE1。第一存储元件ME1可以设置在第一位线BL1和第一选择元件SE1之间并连接到第一位线BL1和第一选择元件SE1，且第一选择元件SE1可以设置在第一存储元件ME1和字线WL之间并连接到第一存储元件ME1和字线WL。第一存储元件ME1可以是可变阻抗器件，其阻抗可以通过施加于其上的电脉冲而切换到至少两个状态中的一个。在至少一些示例实施方式中，第一存储元件ME1可以具有分层结构，其电阻可以通过利用穿过它的电流的自旋转移过程而变化。例如，第一存储元件ME1可以具有分层结构，该分层结构被构造成呈现磁阻特性，并可以包括至少一个铁磁材料和/或至少一个反铁磁性材料。在至少一些示例实施方式中，第一存储元件ME1可以包括磁隧道结。

第一选择元件SE1可以被构造成控制穿过第一存储元件ME1的电荷的电流流动。例如，第一选择元件SE1可以是二极管、pnp偶极晶体管、npn偶极晶体管、NMOS(n沟道金属氧化物半导体)场效应晶体管(FET)和PMOS(p沟道金属氧化物半导体)FET中的一种。在第一选择元件SE1是三端子开关器件(例如，偶极晶体管或MOSFET)的情况下，另外的线(例如，源极线)(未示出)可以连接到第一选择元件SE1。将参照图3、4A和4B更加详细描述第一存储单元MC1的示例实施方式。

第二存储单元MC2可以设置成具有类似于第一存储单元MC1或与第一存储单元MC1相同的结构。例如，第二存储单元MC2中的每一个可以包括第二存储元件ME2和第二选择元件SE2，该第二存储元件设置成磁隧道结的形式，并且第二选择元件SE2被构造成具有与第一选择元件SE1基本相同的结构。但是，一些第二存储元件ME2可以处于熔断状态(blownstate)，而其他的可以处于非熔断状态(un-blown state)。在此，熔断状态意味着在每个第二存储元件ME2的两个磁性层之间形成短路。例如，在执行单次编程操作以向两个磁性层施加高于击穿电压的电压的情况下，在隧道屏障层内会发生介电击穿现象，且由此第二存储元件ME2可以成为熔断状态。隧道屏障层的介电击穿现象可以是不可逆的，并且熔断磁隧道结的电阻抗可以小于非熔断磁隧道结的电阻抗。总之，由于一些第二存储元件ME2可以设定为不可逆阻抗状态，第二存储单元阵列10b可以用于实现OTP存储器件。下面，为了简明的缘故，其第二存储元件ME2处于非熔断状态的第二存储单元MC2将称为第一子单元(例如，图5A的MC2_1)，而其第二存储元件ME2处于熔断状态的第二存储单元MC2将称为第二子单元(例如，图5B的MC2_2)。将参照图5A和5B更加详细描述第一和第二子单元MC2_1和MC2_2的示例实施方式。

每个第一存储单元MC1可以通过相对应一个第一位线BL1连接到第一周边电路PC1，且每个第二存储单元MC2可以通过相应一个第二位线BL2连接到第二周边电路PC2。第一周边电路PC1可以包括图1的第一列选择电路30a和/或第一读/写电路40a。第二周边电路PC2可以包括图1的第二列选择电路30b和/或第二读/写电路40b。根据本发明构思的至少一些示例实施方式，第一周边电路PC1可以包括第一周边晶体管，它们是低压晶体管。第二周边电路PC2可以包括第二周边晶体管，且至少一个第二周边晶体管可以是高压晶体管，其阈值电压高于第一周边晶体管的阈值电压。这使得有可能允许高压更稳定施加到一些第二存储单元MC2上，所述第二存储单元利用第二子单元MC2_2实现。

当读取操作在第一存储单元阵列10a上执行时，一些第一存储单元MC1可以用作基准单元。类似地，当读取操作在第二存储单元阵列10b上执行时，一些第二存储单元MC2可以用作基准单元。下面，第一存储单元阵列10a的基准单元将被称为第一基准单元RC1，而第二存储单元阵列10b的基准单元将被称为第二基准单元RC2。

在至少一些示例实施方式中，第一基准单元RC1可以设置在相邻一对字线WL和穿过它们的其中一条第一位线BL1之间并连接到所述相邻的一对字线WL和所述其中一条第一位线BL1。例如，第一基准单元RC1可以包括与第一位线BL1并联的一对第一存储元件，以及分别串联该对第一存储元件的一对第一选择元件SE1。但是，本发明构思不应局限于此。第一基准单元RC1可以设置成多个。例如，多个第一基准单元RC1可以设置在相邻一对字线WL和穿过它们的第一位线BL1之间并连接到所述相邻的一对字线WL和所述第一位线BL1。第一基准单元RC1的示例实施方式将参照图6再次描述。

第二基准单元RC2可以利用第二子单元MC2_2实现。换句话说，例如，第二基准单元RC2可以包括处于熔断状态的第二存储元件ME2。第二基准单元RC2可以设置成多个，且多个第二基准单元RC2可以沿着第二方向D2布置，由此构成列。构成每一列的多个第二基准单元RC2可以连接到不同一个字线WL上并可以共享相应一个第二位线BL2。第二基准单元RC2将参照图7A再次描述。

图3是示意性示出根据本发明构思的一些实施方式的第一存储单元的视图。

参照图3，第一存储单元MC1可以包括作用为存储器件的第一磁隧道结MTJ1和作为选择元件的第一选择晶体管SE1。第一选择晶体管SE1的栅电极可以连接到相应一个字线WL，第一选择晶体管SE1的源电极可以连接到相应一个源极线SL，且第一选择晶体管SE1的漏电极可以通过第一磁隧道结MTJ1连接到相应一个第一位线BL1。

第一磁隧道结MTJ1可以包括被钉扎层PL、自由层FL和夹置于其间的隧道屏障层TBL。被钉扎层PL可以被构造成具有固定磁化方向，且自由层FL可以构造成具有可切换磁化方向(例如，与被钉扎层PL的磁化方向平行或逆平行)。第一磁隧道结MTJ1可以具有电阻抗，该电阻抗取决于被钉扎层PL和自由层FL的相对磁化方向。在第一磁隧道结MTJ1的被钉扎层PL和自由层FL具有彼此平行的磁化方向的情况下，第一磁隧道结MTJ1可以具有低阻抗状态(例如，具有第一阻抗R1)或者对应于第一数据的数据‘0’的状态。可替代的，在第一磁隧道结MTJ1的被钉扎层PL和自由层FL具有彼此逆平行的磁化方向的状态下，第一磁隧道结MTJ1可以具有高阻抗状态(例如，具有第二阻抗R2)或者对应于第二数据的数据‘1’的状态。例如，第一阻抗R1可以是大约10kΩ，而第二阻抗R2可以是大约40kΩ。

当在第一存储单元MC1上执行写入操作时，开启电压可以施加到字线WL上，且第一写入电压可以施加到第一磁隧道结MTJ1的两个端部之间。取决于施加到第一磁隧道结MTJ1上的第一写入电压的极性，第一写入电流Iw1或第二写入电流Iw2可以流过第一磁隧道结MTJ1。第一写入电流Iw1可以在从第一位线BL1向源极线SL的方向上流过第一磁隧道结MTJ1，且第二写入电流Iw2可以在从源极线SL到第一位线BL1的方向上流过第一磁隧道结MTJ1。自由层FL的磁化方向可以利用构成写入电流的电荷的自旋扭矩现象来改变。总之，通过改变穿过第一磁隧道结MTJ1的写入电流的方向，有可能可逆地将第一存储单元MC1的电阻抗改变成第一和第二阻抗R1和R2中的一个，并由此，第一存储单元MC1可以作用为正常存储单元，其数据可以变化若干次。

如图3所示，自由层FL和被钉扎层PL可以分别连接到第一位线BL1和第一选择晶体管SE1，但是本发明构思不应局限于此。在至少一些示例实施方式中，虽然未示出，被钉扎层PL可以连接到第一位线BL1，且自由层FL可以连接到第一选择晶体管SE1。下面，将参照图4A和4B更详细描述第一磁隧道结MTJ1。

图4A和4B是示出根据本发明构思的一些示例实施方式的第一磁隧道结的两种不同类型的示意图。

第一磁隧道结MTJ1的电阻抗可以取决于被钉扎层PL和自由层FL的相对磁化方向。例如，第一磁隧道结MTJ1的电阻抗可以在被钉扎层PL和自由层FL的磁化方向彼此逆平行时可以大于(例如，远大于或相当大于)当它们彼此平行时的。结果，第一磁隧道结MTJ1的电阻抗可以通过改变自由层FL的磁化方向来控制，并且这可以用作根据本发明构思的一些示例实施方式的磁性存储器件中的数据存储机制。

参照图4A，被钉扎层PL和自由层FL可以被构造成具有面内磁化结构，例如，它们中的每一个可以是或包括至少一个磁化层，其磁化方向基本上平行于隧道屏障层TBL的顶表面。在这种情况下，被钉扎层PL可以包括包含反铁磁性材料的层和包含铁磁材料的另一层。在至少一些示例实施方式中，包含反铁磁性材料的层可以包括PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCL₂、NiO和Cr中的至少一种。在至少一些示例实施方式中，包含反铁磁性材料的层可以包括贵重金属中的至少一种。所述贵重金属可以包括钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)或银(Ag)。相反，包含铁磁材料的层可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂中的至少一种。

自由层FL可以被构造成具有可变化或可切换的磁化方向。自由层FL可以包括铁磁材料。作为示例，自由层FL可以包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂中的至少一种。

自由层FL可以包括多个层。作为示例，自由层FL可以包括多个铁磁层和夹置在铁磁层之间的非磁性层。在这种情况下，铁磁层和非磁性层可以构成合成反铁磁结构。合成反铁磁结构的存在可以允许磁性存储器件具有减小的临界电流密度和/或改善的热稳定性。

隧道屏障层TBL可以包括镁氧化物、钛氧化物、铝氧化物、镁锌氧化物、镁硼氧化物、钛氮化物和钒氮化物中的至少一种。作为示例，隧道屏障层TBL可以是单层的镁氧化物(MgO)。可替代的，隧道屏障层TBL可以包括多个层。隧道屏障层TBL可以利用化学气相沉积(CVD)工艺形成。

参照图4B，被钉扎层PL和自由层FL可以构造成具有垂直磁化结构；例如，它们中的每一个可以是或包括至少一个磁性层，该磁性层的磁化方向正交或基本上正交于隧道屏蔽层TBL的顶表面。在至少一些示例实施方式中，被钉扎层和自由层中的每一个可以包括具有L1₀晶体结构的材料、具有密排六方(HCP)结构的材料、和不定形稀土过渡金属(RE-TM)合金中的至少一种。作为示例，被钉扎层PL和自由层FL中的每一个可以包括至少一种L1₀材料，如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pt₅₀、Co₅₀Pd₅₀和Fe₅₀Ni₅₀。在至少一些示例实施方式中，被钉扎层PL和自由层FL中每一个可以包括无序HCP钴-铂(CoPt)合金和有序HCP Co₃Pt合金中的至少一种，所述无序HCP钴铂合金包含大约10％到大约45％原子数的铂。在至少一些示例实施方式中，被钉扎层PL和自由层和FL中的每一个可以包括至少一个无定形RE-TM合金和至少一个稀土金属，所述无定形RE-TM合金包含铁(Fe)、钴(Co)、和镍(Ni)中的至少一种，所述稀土金属诸如是铽(Tb)、镝(Dy)和钌(Gd)。

所述被钉扎层PL和自由层FL中的至少一个可以包括具有界面垂直磁各向异性的材料。界面垂直磁各向异性可以指垂直磁化现象，这可以在磁性层设置在另一层附近或与该另一层接触时，在具有固有面内磁化特性的磁性层的界面处看到。在此，术语“固有面内磁化特性”将用于意味着当没有外部磁场施加于其上时磁性层的磁化方向平行于或基本上平行于其纵向方向取向。例如，在具有固有面内磁化特性的磁性层形成在基板上并且没有外部磁场施加于其上的情况下，磁性层的磁化方向可以平行于或基本上平行于基板的顶表面取向。

作为示例，被钉扎层PL和自由层FL中的每一个可以包括钴(Co)、铁(Fe)和镍(Ni)中的至少一种。另外，被钉扎层PL和自由层FL中的每一个可以进一步包括非磁性材料中的至少一种，该非磁性材料包括硼(B)、锌(Zn)、铝(Al)、钛(Ti)、钌(Ru)、钽(Ta)、硅(Si)、银(Ag)、金(Au)、铜(Cu)、碳(C)和氮(N)。作为示例，被钉扎层PL和自由层FL中的每一个可以包括CoFe或NiFe的层，其中加入硼(B)。此外，被钉扎层PL和自由层FL中的至少一个可以进一步包括钛(Ti)、铝(Al)、镁(Mg)、钽(Ta)和硅(Si)中的至少一种，以降低其饱和磁化。

图5A和5B是示意性示出根据本发明构思的一些示例实施方式的第一子单元和第二子单元的视图。

参照图5A，第一子单元MC2-1可以包括作用为存储器件的第二磁隧道结MTJ2和作用为选择元件的第二选择晶体管SE2。第二选择晶体管SE2的栅电极可以连接到相对应一个字线WL，第二选择晶体管SE2的源电极可以连接到相对应一个源极线SL，而第二选择晶体管SE2的漏电极可以通过第二磁隧道结MTJ2连接到相对应一个第二位线BL2。第二磁隧道结MTJ2可以包括被钉扎层PLa、自由层FLa和夹置在其间的隧道屏蔽层TBLa。所述第二磁隧道结MTJ2的被钉扎层PLa、自由层FLa和隧道屏障层TBLa可以由与第一磁隧道结MTJ1的被钉扎层PL、自由层FL和隧道屏障层TBL相同或基本上相同的材料形成。换句话说，例如，第二磁隧道结MTJ2可以是或包括可变阻抗器件，其阻抗可以通过施加到其上的电脉冲切换为至少两个状态中的一个。

参照图5B，第二子单元MC2-2可以与第一子单元MC2-1类似或基本上相同，除了第三磁隧道结MTJ3用作其存储器件。第三磁隧道结MTJ3可以包括被钉扎层PLa、自由层FLa和夹置在其间的隧道屏障层TBLa1。第三磁隧道结MTJ3的被钉扎层PLa、自由层FLa和隧道屏障层TBLa1可以由与第一磁隧道结MTJ1的被钉扎层PL、自由层FL和隧道屏障层TBL和/或第二磁隧道结MTJ2的被钉扎层PLa、自由层FLa和隧道屏障层TBLa相同或基本上相同的材料形成。在此，隧道屏障层TBLa1可以处于介电击穿状态或在熔断状态下。于是，第三磁隧道结MTJ3可以具有不可逆阻抗。

根据至少一些示例实施方式，单次编程操作可以被执行以实现OTP存储单元。在单次编程操作中，第二写入电压可以施加到利用第一子单元MC2-1实现的第二存储单元MC2中的一些，且第三写入电压可以施加到利用第二子单元MC2-2实现的第二存储单元MC2中的其他。换句话说，例如，第二写入电压可以施加到第二次隧道结MTJ2的两个端部上，且第三写入电压可以施加到第三磁隧道结MTJ3的两个端部上。在此，第二写入电压可以与施加到第一磁隧道结MTJ1的两个端部上的第一写入电压相同或基本上相同，但是第三写入电压可以大于(例如远大于或相当大于)第一写入电压。例如，第三写入电压可以被选择成大于第三磁隧道结MTJ3的击穿电压。于是，第三磁隧道结MTJ3的隧道屏障层TBLa1可以被击穿。同时，在第二存储单元MC2上的编程操作可以在封装磁性存储器件的工艺之前事先执行。第二磁隧道结MTJ2可以被编程，以取决于第二写入电压的方向(例如，穿过第二磁隧道结MTJ2的写入电流的方向)而具有第一和第二阻抗R1和R2中的一个。但是，在随后的热处理(例如，封装工艺和/或退火工艺)在磁性存储器件上执行的情况下，第二磁隧道结MTJ2的阻抗可以被改变。例如，第二磁隧道结MTJ2的最终阻抗可以具有在第一和第二阻抗R1和R2之间的第三阻抗R3。

作为上述单次编程操作的结果，第二磁隧道结MTJ2可以具有对应于数据’1’状态或第二数据的第三阻抗R3。在此，第三阻抗R3可以在第一阻抗R1和第二阻抗R2之间。熔断状态下的第三磁隧道结MTJ3可以具有小于(例如，远小于或相当小于)第一阻抗R1并对应于数据’0’状态或第一数据的第四阻抗R4。例如，第四阻抗R4可以小于或等于大约1kΩ。

图6是示出根据本发明构思的一些示例实施方式的第一存储单元的示例读取操作的示意性电路图。

被选择的第一存储单元MC1的数据可以从被选择的第一存储单元MC1和第一基准单元RC1之间的电阻抗的差确定。参照图6，第一基准单元RC1可以包括分别并联到第一位线BL1的一对第一磁隧道结MTJ1和串联到一对第一磁隧道结MTJ1的一对第一选择晶体管SE1。分别连接到第一基准单元RC1的第一选择晶体管SE1的源极线SL可以彼此电连接。在至少一些示例实施方式中，第一基准单元RC1的第一选择晶体管SE1可以具有共享一条源极线SL的源电极。

在读取操作之前，第一基准单元RC1的第一磁隧道结MTJ1可以被编程以具有彼此不同的阻抗。例如，第一基准单元RC1的其中一个第一磁隧道结MTJ1可以被编程以具有第一阻抗R1，而另一个可以被编程以具有第二阻抗R2。在这种情况下，第一基准单元RC1可以具有大约(R1+R2)/2的阻抗。额外的编程操作可以在选择的第一存储单元MC1上执行，以在选择的第一存储单元MC1内存储对应于第一阻抗R1或第二阻抗R2的数据。

在读取操作中，第一读取电流Ir1可以被施加以流过选择的第一存储单元MC1的第一磁隧道结MTJ1，同时导通电压施加到选择的第一存储单元MC1的字线WL。第二读取电流Ir2_1和Ir2_2可以被施加以流过第一基准单元RC1的第一磁隧道结MTJ1，同时导通电压施加到第一基准单元RC1的字线WL。第一感测放大器SA1可以被构造成感测和放大第一存储单元MC1和第一基准单元RC1的阻抗之间的差，所述阻抗分别与第一读取电流Ir1和第二读取电流Ir2_1和Ir2_2关联，并且通过第一感测放大器SA1获得的结果可以用于确定在选择的第一存储单元MC1内存储的数据的状态。在至少一些示例实施方式中，第一感测放大器SA1可以是参照图2描述的第一周边电路PC1的一部分。

在选择的第一存储单元MC1的第一磁隧道结MTJ1的自由层FL和被钉扎层PL具有彼此平行的磁化方向的情况下，被选择的第一存储单元MC1可以被解释为处于数据’0’状态。可替代的，在选择的第一存储单元MC1的第一磁隧道结MTJ1的自由层FL和被钉扎层PL具有彼此逆平行的磁化方向的情况下，选择的第一存储单元MC1可以被解释为处于数据’1’状态。

图7A和7B是示出根据本发明构思的一些示例实施方式的第二存储单元的示例读取操作的示意性电路图。

参照图7A，第二基准单元RC2可以从第二子单元MC2_2中选择。于是，第二基准单元RC2可以包括具有第四阻抗R4的第三磁隧道结MTJ3。选择的第二存储单元MC2可以是第一子单元MC2-1或第二子单元MC2-2。换句话说，选择的第二存储单元MC2可以包括第二磁隧道结MTJ2或第三磁隧道结MTJ3。于是，被选择的第二存储单元MC2可以具有与第三阻抗R3或第四阻抗R4相同或基本上相同的电阻抗。

选择的第二存储单元MC2的数据可以从选择的第二存储单元MC2和第二基准单元RC2之间的电阻抗的差来确定。在此，为了增加感测裕量，第二基准单元RC2可以被构造成使得它的电阻抗在第四阻抗R4和第三阻抗R3之间。为此，控制电阻器Rct可以设置在第二位线BL2上或在第二基准单元RC2和第二感测放大器SA2之间。换句话说，例如，第二基准单元RC2的第三磁隧道结MTJ3可以电连接到控制电阻器Rct。于是，在读取操作中，第二基准单元RC2可以具有与第三磁隧道结MTJ3的第四阻抗R4和控制电阻器Rct的第五阻抗R5之和相同或基本上相同(即，R4+R5)。R4+R5之和可以在第四阻抗R4和第三阻抗R3之间(例如，大约7kΩ)。在至少一些示例实施方式中，第二感测放大器SA2和控制电阻器Rct可以是参照图2描述的第二周边电路PC2的一部分。

在读取操作中，第三读取电流Ir3可以被施加以流过选择的第二存储单元MC2的第二存储元件(例如，第二或第三磁隧道结MTJ2或MTJ3)，同时导通电压施加到选择的第二存储单元MC2的字线WL。第四读取电流Ir4可以被施加以流过第二基准单元RC2的第三磁隧道结MTJ3和控制电阻器Rct，同时导通电压施加到第二基准单元RC2的字线WL。第二感测放大器SA2可以被构造成感测和放大第二存储单元MC2和第二基准单元RC2的阻抗之间的差，所述阻抗分别与第三读取电流Ir3和第四读取电流Ir4相关联，且由第二感测放大器SA2获得的结果可以用于确定在选择的第二存储单元MC2内存储的数据的状态。

当被选择的第二存储单元MC2是第一子单元MC2-1时，选择的第二存储单元MC2可以被解释为处于数据’1’状态。可替代的，当选择的第二存储单元MC2是第二子单元MC2-2时，选择的第二存储单元MC2可以被解释为处于数据’0’状态。

在至少一些示例实施方式中，第二基准单元RC2的结构可以从图7A中所示的修改。例如，作用为存储元件的第三磁隧道结MTJ3可以不设置在第二基准单元RC2内。

参照图7B，第二基准单元RC2可以包括第二选择晶体管SE2。在这种情况下，控制电阻器Rct的第五阻抗R5可以在第四阻抗R4和第三阻抗R3之间。例如，控制电阻器Rct的第五阻抗R5可以是大约7kΩ。在读取操作中，第三读取电流Ir3可以被施加以流过选择的第二存储单元MC2的第二存储元件(例如第二或第三磁隧道结MJT2或MJT3)，同时导通电压施加到选择的第二存储单元MC2的字线WL。第四读取电流Ir4可以被施加以流过控制电阻器Rct、第二位线BL2和源极线SL，它们连接到第二基准单元RC2，同时导通电压施加到第二基准单元RC2的字线WL上。第二感测放大器SA2可以被构造成感测和放大第二存储单元MC2和第二基准单元RC2的阻抗之间的差，所述阻抗分别与第三读取电流Ir3和第四读取电流Ir4相关联，并且通过第二感测放大器SA2获得的结果可以用于确定在选择的第二存储单元MC2内存储的数据的状态。

OTP存储器件可以用于修复半导体器件。例如，OTP存储器件可以用于存储关于半导体器件的操作特性的信息，该操作特性是通过在半导体器件上执行测试工艺而获得，并且在OTP存储器件中存储的信息可以用于抑制和/或防止半导体器件的故障。另外，OTP存储器件可以用于存储控制半导体器件所需的其他信息。例如，半导体器件可以被制造以具有从位置到位置改变的物理和/或操作特性，且OTP存储器件可以构造成存储关于半导体器件的这种位置变化的信息。在这样的情况下，该信息可以用于控制半导体器件的存储阵列。

根据本发明构思的至少一些示例实施方式，由于存储单元阵列的一部分被用于实现OTP单元阵列，不需要形成用于OTP存储器件的另外区域。这使得有可能实现更高度集成的磁性存储器件。另外，通过在作为存储单元的存储元件的磁隧道结中形成短路的方法，OTP存储单元可以更容易地实现。此外，通过单独提供用于OTP存储单元的基准单元和周边电路，有可能改善和/或优化OTP存储单元上的读取/写入操作。这使得有可能实现更高度可靠的磁性存储器件。

图8A是示出根据本发明构思的一些示例实施方式的磁性存储器件的示例的平面图。图8B是沿着图8A的线A-A’和B-B’截取的剖面图。图8C是沿着图8A的线C-C’、D-D’和E-E’截取的剖面图。

参照图8A至8C，可以制备包括单元阵列区域CR和周边电路区域PR的基板100。基板100可以是硅晶片、锗镜片和/或硅-锗镜片，但是本发明构思不局限于此。单元阵列区域CR可以包括第一单元阵列区域CR1和第二单元阵列区域CR2。图2的第一存储单元阵列10a可以设置在第一单元阵列区域CR1上，而图2的第二存储单元阵列10b可以设置在第二单元阵列区域CR2上。周边电路区域PR可以包括第一周边电路区域PR1和第二周边电路区域PR2。图2的第一周边电路PC1可以设置在第一周边电路区域PR1上，而图2的第二周边电路PC2可以设置在第二周边电路区域PR2上。

器件隔离图案102可以设置在基板100中。第一和第二单元阵列区域CR1和CR2的器件隔离图案102可以限定有源线图案ALP。第一和第二单元阵列区域CR1和CR2的器件隔离图案102和有源线图案ALP可以在第一方向D1上布置。当在平面图观察时，第一和第二单元阵列区域CR1和CR2的器件隔离图案102和有源线图案ALP可以在穿过第一方向D1的第二方向D2上延伸。有源线图案ALP可以被掺杂以具有第一导电类型。

第一周边有源部分PA1和第二周边有源部分PA2可以通过器件隔离图案102限定，所述器件隔离图案分别设置在第一和第二周边电路区域PR1和PR2上。第一周边有源部分PA1和第二周边有源部分PA2可以被掺杂以具有第一导电类型和与第一导电类型不同的第二导电类型。

在第一和第二单元阵列区域CR1和CR2上，隔离凹陷区域104可以设置成穿过有源线图案ALP和器件隔离图案102。当在平面图中观察时，隔离凹陷区域104可以在第一方向D1上延伸并可以成形为类似沟槽。隔离凹陷区域104可以将每个有源线图案ALP分成多个单元有源部分CA。单元有源部分CA可以是有源线图案ALP的多个部分，所述多个部分定位在隔离凹陷区域104之间。换句话说，例如，每个单元有源部分CA可以通过相邻对的器件隔离图案102和相邻对的隔离凹陷区域104来限定。当在平面图中观察时，单元有源部分CA可以是在第一方向D1和第二方向D2上二维布置。

至少一个栅极凹陷区域103可以设置成穿过多个单元有源部分CA，其在第一方向D1上布置。栅极凹陷区域103可以平行于或基本上平行于隔离凹陷区域104延伸。在至少一些示例实施方式中，至少一对栅极凹陷区域103可以设置成穿过在第一方向D1上设置的单元有源部分CA。在这种情况下，一对单元晶体管可以分别形成在单元有源部分CA上。第一单元阵列区域CR1的单元晶体管可以对应于参照图2和3描述的第一选择晶体管SE1，且第二单元阵列区域CR2的单元晶体管可以对应于参照图2、5A和5B描述的第二选择晶体管SE2。

栅极凹陷区域103可以具有底表面，该底表面定位在与隔离凹陷区域104的底表面相同或基本相同的高度上。栅极凹陷区域103和隔离凹陷区域104的底表面可以定位在比第一和第二单元阵列区域CR1和CR2的器件隔离图案102的底表面更高的高度处。

字线WL可以分别设置在栅极凹陷区域103内。单元栅极介电层105可以设置在字线WL和每个栅极凹陷区域103的内表面之间。由于字线WL设置在栅极凹陷区域103内，字线WL可以是在第一方向D1上或平行于栅极凹陷区域103延伸的线形结构。单元晶体管可以包括字线WL和被栅极凹陷区域103凹陷的沟道区域。

隔离线IL可以分别设置在隔离凹陷区域104内。隔离栅极介电层106可以设置在隔离线IL和每个隔离凹陷区域104的内表面之间。隔离线IL也可以是在第一方向D1上延伸的线形结构。

单元盖图案108可以分别设置在字线WL和隔离线IL上。单元盖图案108可以设置在栅极和隔离凹陷区域103和104内。单元盖图案108可以具有顶表面，该顶表面与基板100的顶表面共面或基本上共面。

当磁性存储器件操作时，隔离电压可以施加到隔离线IL上。隔离电压可以被选择以抑制和/或防止沟道区域形成在隔离线IL或隔离凹陷区域104之下。换言之，例如，通过向隔离线IL施加隔离电压，在隔离线IL之下的隔离沟道区域可以处于非导电状态。于是，单元有源部分CA可以彼此电分离。在有源线图案ALP是p型的情况下，隔离电压可以是接地电压或者负电压。

字线WL可以包括例如掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属半导体化合物(例如，金属硅化物)中的至少一种。在至少一些示例实施方式中，隔离线IL可以由与字线WL相同或基本上相同的材料形成。单元和隔离栅极介电层105和106可以由例如硅氧化物、硅氮化物、硅氮氧化物和/或包括绝缘金属氧化物(例如，铪氧化物或铝氧化物)的高k介电材料形成或者包含这些材料。单元盖图案108可以由硅氧化物、硅氮化物、和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物、和硅氮氧化物中的至少一种。

第一和第二杂质区域111和112可以设置在单元有源部分CA内并且在字线WL之间或字线WL和隔离线IL之间。例如，第一杂质区域111可以形成在单元有源部分CA内在字线WL之间，且第二杂质区域112可以形成在单元有源部分CA内在字线WL和隔离线IL之间。于是，第一杂质区域111可以由一对单元晶体管分享，所述一对单元晶体管在每个单元有源部分CA上。第一和第二杂质区域111和112可以对应于单元晶体管的源极/漏极区域。第一和第二杂质区域111和112可以被掺杂，以具有第二导电类型。第一和第二导电类型中的一个可以是n型，而另一个可以是p型。

第一周边栅极介电层114a、第一周边栅电极116a和第一周边盖图案118a可以依次层叠在第一周边电路区域PR1的第一周边有源部分PA1上。第一周边源极/漏极区域120a可以设置在第一周边有源部分PA1的分别位于第一周边栅电极116a的两侧处的分离区域中。第一周边栅极间隔物122a可以设置在第一周边栅电极116a的两侧壁上。第一周边源极/漏极区域120a可以掺杂有掺杂剂，以具有与第一周边有源部分PA1不同的导电类型。不同于单元晶体管，包括第一周边栅电极116a的第一周边晶体管可以包括平面沟道区域。换句话说，例如，第一周边晶体管可以是平面类型的晶体管。但是，本发明构思不局限于此。例如，在至少一些示例实施方式中，第一周边栅电极116a可以设置成具有用于Fin-FET器件的电极结构。第一周边晶体管可以是PMOS或NMOS晶体管。

第二周边栅极介电层114b、第二周边栅电极116a、和第二周边盖图案118b可以依次层叠在第二周边电路区域PR2的第二周边有源部分PA2上。第二周边源极/漏极区域120b可以设置在第二周边有源部分PA2的分别位于第二周边栅电极116b的两个端部处的分离区域内。第二周边栅极间隔物122b可以设置在第二周边栅电极116b的两个侧壁上。第二周边源极/漏极区域120b可以掺杂有掺杂剂，以具有与第二周边有源部分PA2不同的导电类型。具有第二周边栅电极116b的第二周边晶体管可以设置成具有与第一周边晶体管相同或基本上相同的形状。换句话说，例如，第二周边晶体管可以设置成平面晶体管的形式。但是，本发明构思不应局限于此。在至少一些示例实施方式中，第二周边栅电极116b可以具有与fin-FET器件的栅电极相同或基本上相同的结构。第二周边晶体管可以是PMOS或NMOS晶体管。

在至少一些示例实施方式中，第一周边晶体管可以是低压晶体管，其在低操作电压下操作，而第二周边晶体管可以是高压晶体管，其在高操作电压下操作。第二周边晶体管可以设置成具有比第一周边晶体管长的沟道区域，并且这使得有可能抑制和/或防止在第二周边晶体管内发生穿通(punch-through)现象。例如，第二周边栅电极116b的第二宽度W2可以大于第一周边栅电极116a的第一宽度W1。另外，第二周边晶体管的栅极介电层可以形成为比第一周边晶体管厚，并且这可以使得允许第二周边晶体管具有增大的击穿电压。例如，甚至在大电势差施加到第二周边栅电极116b和第二周边源极/漏极区域120b之间时，第二周边晶体管的栅极介电层的击穿可以被抑制和/或防止。换句话说，例如，第二周边栅极介电层114b的第二厚度t2可以大于第一周边栅极介电层114a的第一厚度t1。

第一和第二周边栅极介电层114a和114b的每一个可以由硅氧化物层和包含金属氧化物(例如，铪氧化物或铝氧化物)的高k介电层中的至少一个形成，或包括硅氧化物层和包含金属氧化物(例如，铪氧化物或铝氧化物)的高k介电层中的至少一个。在至少一些示例实施方式中，第一周边栅极介电层114a可以由相对薄的硅氧化物层形成，而第二周边栅极介电层114b可以由相对厚的硅氧化物层形成。在至少一些示例实施方式中，第一周边栅极介电层114a可以是单个高k介电层，而第二周边栅极介电层114b可以是包括硅氧化物层和高k介电层的双层。第一和第二周边栅电极116a和116b可以由如下材料中的至少一种形成或包括如下材料中的至少一种：例如，掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属-半导体化合物(例如，金属硅化物)。第一和第二周边盖图案118a和118b可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。第一和第二周边栅极间隔物122a和122b可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物和硅氮氧化物中至少一种。

阻抗图案124可以设置在第二周边电路区域PR2的器件隔离图案102上。阻抗图案124可以包括半导体材料。例如，阻抗图案124可以包括硅、锗、或硅锗。在至少一些示例实施方式中，阻抗图案124可以包括多晶半导体材料。阻抗图案124可以掺杂有n型或p型掺杂剂，并且阻抗图案124的电阻率可以通过改变阻抗图案124的掺杂浓度来控制。阻抗图案124的整个部分可以均匀地掺杂有掺杂剂。可替代的，阻抗图案124可以部分掺杂有掺杂剂。绝缘间隔物126可以设置在阻抗图案124的侧壁上，并且保护绝缘图案128可以设置在阻抗图案124的顶表面上。绝缘间隔物126和保护绝缘图案128中的每一个可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。阻抗图案124可以对应于参照图7A和7B描述的控制电阻器Rct。

第一层间介电层130可以设置在单元阵列区域CR和周边电路区域PR的基板100上。第一周边电路区域PR1的第一层间介电层130可以覆盖第一周边晶体管，且第二周边电路区域PR2的第一层间介电层130可以覆盖第二周边晶体管和阻抗图案124。第一层间介电层130可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。源极线SL可以设置成穿过第一和第二单元阵列区域CR1和CR2的第一层间介电层130并与基板100接触。源极线SL可以在第一方向D1上延伸。每个源极线SL可以电联接到第一杂质区域111，该第一杂质区域111沿着第一方向D1延伸。源极线SL可以具有顶表面，该顶表面与第一和第二单元阵列区域CR1和CR2的第一层间介电层130的顶表面共面或基本上共面。源极线SL可以包括如下材料中的至少一种：例如，掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属-半导体化合物(例如，金属硅化物)。

第二层间绝缘层140可以设置在第一层间介电层130上。第二层间绝缘层140可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在第一单元阵列区域CR1上，第一接触插塞142可以设置成穿过第二和第一层间介电层140和130二者。第一接触插塞142可以分别电联接到第一单元阵列区域CR1的第二杂质区域112。在第二单元阵列区域CR2上，第二接触插塞144可以设置成穿过第二和第一层间介电层140和130的二者。第二接触插塞144可以分别电联接到第二单元阵列区域CR2的第二杂质区域112。在至少一些示例实施方式中，第一和第二接触插塞142和144可以由与源极线SL相同或基本相同的导电材料形成，但是本发明构思不应局限于此。第一和第二接触插塞142和144可以具有与第二层间绝缘层140的顶表面共面或基本上共面的顶表面。

第一存储元件ME1可以设置在第一单元阵列区域CR1的第二层间绝缘层140上。在平面图中看时，第一存储元件ME1可以分别与第一接触插塞142重叠。换句话说，例如，第一存储元件ME1可以分别联接到第一接触插塞142。第一存储元件ME1可以通过第一接触插塞142电连接到第一单元阵列区域CR1的第二杂质区域112。当在平面图中观察时，第一存储元件ME1可以在第一方向D1和第二方向D2上二维布置。第一存储元件ME1可以对应于参照图2、3、4A、4B和7A描述的第一存储元件ME1。换句话说，例如，第一存储元件ME1中的每一个可以包括第一磁隧道结MTJ1。第一磁隧道结MTJ1可以被构造成具有与上面描述的相同或基本相同的特征，因此将省略其详细描述。一些第一存储元件ME1可以构成第一存储单元MC1，而其他的第一存储元件ME1可以构成第一基准单元RC1。另外，每一个第一存储元件ME1可以进一步包括第一底部电极BE1和第一顶部电极TE1。第一磁隧道结MTJ1可以设置在第一底部电极BE1和第一顶部电极TE1之间。换句话说，例如，第一底部电极BE1可以设置在第一接触插塞142和第一磁隧道结MTJ1之间，且第一顶部电极TE1可以设置在第一磁隧道结MTJ1上。第一底部电极BE1和第一顶部电极TE1中的每一个可以包括导电金属氮化物(例如，钛氮化物或钽氮化物)、过渡金属(例如，钛或钽)和稀土金属(例如钌或铂)中的至少一个。

第二存储元件ME2可以设置在第二单元阵列区域CR2的第二层间绝缘层140上。当在平面图中观察时，第二存储元件ME2可以分别与第二接触插塞144重叠。换句话说，例如，第二存储元件ME2分别联接到第二接触插塞144。第二存储元件ME2可以通过第二接触插塞144电连接到第二单元阵列区域CR2的第二杂质区域112。当在平面图中观察时，第二存储元件ME2可以沿着第一方向D1和第二方向D2二维布置。第二存储元件ME2可以对应于参照图2、5A、5B和7A描述的第二存储元件ME2。换句话说，例如，一些第二存储元件ME2可以包括第二磁隧道结MTJ2，而其他的第二存储元件ME2可以包括第三磁隧道结MTJ3。第二和第三磁隧道结MTJ2和MTJ3可以被构造成具有与上面描述的相同或基本上相同的特征，并因此将省略它们的详细描述。一些第二存储元件ME2可以构成第二存储单元MC2，而其他的第二存储元件ME2可以构成第二基准单元RC2。另外，每个第二存储元件ME2可以进一步包括第二底部电极BE2和第二顶部电极TE2。第二和第三磁隧道结MTJ2和MTJ3中的每一个可以设置在第二底部电极BE2和第二顶部电极TE2之间。第二底部电极BE2和第二顶部电极TE2可以包括分别与第一底部电极BE1和第一顶部电极TE1相同或基本上相同的材料。

第三层间绝缘层150可以设置在第二层间绝缘层140上。第一和第二单元阵列区域CR1和CR2的第三层间绝缘层150可以与第一和第二存储元件ME1和ME2的侧壁接触。另外，第一和第二单元阵列区域CR1和CR2的第三层间绝缘层150可以设置成暴露第一和第二存储元件ME1和ME2的顶表面。第三层间绝缘层150可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。

在第一周边电路区域RP1上，第一周边插塞152可以设置成穿过第一至第三层间介电层130、140和150并与基板100接触。第一周边插塞152可以电联接到第一周边源极/漏极区域120a。在第二周边电路区域PR2上，第二周边插塞154可以设置成穿过第一至第三层间介电层130、140和150，并与基板100接触。第二周边插塞154可以电联接到第二周边源极/漏极区域120b。第三周边插塞156可以设置成穿过第二周边电路区域PR2的第一至第三层间介电层130、140和150和保护绝缘图案128，并可以电连接到阻抗图案124。第一至第三周边插塞152、154、156可以基本上包括与源极线SL相同或基本上相同的导电材料。

第一位线BL1可以设置在第一单元阵列区域CR1的第三层间绝缘层150上。第一位线BL1可以在第二方向D2上延伸。每个第一位线BL1可以共同连接到沿第二方向D2布置的多个第一存储元件ME1上。第二位线BL2可以设置在第二单元阵列区域CR2的第三层间绝缘层150上。第二位线BL2可以在第二方向D2上延伸。每个第二位线BL2可以共同连接到沿着第二方向D2布置的多个第二存储元件ME2上。第一和第二位线BL1和BL2可以由金属材料(例如，铜或铝)形成或包括该金属材料。

第一导电线L1可以设置在第一周边电路区域PR1的第三层间绝缘层150上。第一导电线L1可以分别电联接到第一周边插塞152。第二导电线L2可以设置在第二周边电路区域PR2的第三层间绝缘层150上。第二导电线L2可以分别电联接到第二周边插塞154。第三导电线L3可以设置在第二周边电路区域PR2的第三层间绝缘层150上。第三导电线L3可以电联接到第三周边插塞156。第一至第三导电线L1、L2和L3可以包括与第一和第二位线BL1和BL2相同或基本上相同的材料。

第一单元阵列区域CR1的单元晶体管和第一存储元件ME1可以通过第一位线BL1和第一导电线L1电连接到第一周边晶体管的第一周边源极/漏极区域120a。第二单元阵列区域CR2的单元晶体管和第二存储元件ME2可以通过第二位线BL2和第二导电线L2电连接到第二周边晶体管的第二周边源极/漏极区域120b。另外，构成第二基准单元RC2的第二单元阵列区域CR2的单元晶体管和第二存储元件ME2可以通过第二位线BL2和第三导电线L3电连接到阻抗图案124。

图9A是示出根据本发明构思的一些示例实施方式的磁性存储器件的示例的平面图。图9B是沿着图9A的线A-A’和B-B’截取的剖面图。图9C是沿着图9A的线C-C’、D-D’和E-E’截取的剖面图。图9A至9C的磁性存储器件可以被构造成具有与图8A至8C的磁性存储器件类似或基本上相同的特征，除了一些第二存储元件ME2用第三接触插塞146替代。为了描述简洁，先前描述的元件可以由类似或相同附图标记来标识，而不重复它们重叠的描述。

参照图9A至9C，第三接触插塞146可以设置成穿过第一至第三层间绝缘层130、140和150，且第二单元阵列区域CR2的第二杂质区域112中的一些可以通过第三接触插塞146连接到第二位线BL2。换句话说，例如，第二单元阵列区域CR2的一些单元晶体管可以电连接到第二位线BL2，而没有第二单元元件ME2。通过第三接触插塞146电连接到第二位线BL2的单元晶体管可以对应于参照图7B描述的第二基准单元RC2。在至少一些示例实施方式中，多个第二基准单元RC2可以沿着第二方向D2布置并可以共享相应一个第二位线BL2。

根据本发明构思的至少一些示例实施方式，由于一部分存储单元阵列用于实现OTP单元阵列，可以不需要形成用于OTP存储器件的额外区域。这可以使得有可能实现更高度集成的磁性存储器件。另外，通过在作为存储单元的存储元件的磁隧道结中形成短路的方法，OTP存储单元可以更容易地实现。此外，通过单独提供用于OTP存储单元的基准单元和周边电路，有可能改善和/或优化在OTP存储单元上的读取/写入操作。这可以使得有可能实现更高度可靠的磁性存储器件。

虽然已经具体图示和描述了本发明构思的一些示例实施方式，但是本领域技术人员将理解到在不背离所附权利要求书的精髓和范围的前提下可以在其中做出形式和细节上的变化。

本申请要求在韩国知识产权局于2015年10月15日提交的韩国专利申请第10-2015-0144117号和2015年11月16日提交的韩国专利申请第10-2015-0160551号的优先权，该在先申请的全部内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：

多个字线；

穿过所述多个字线的多个位线，所述多个位线包括第一位线和第二位线，所述第二位线在所述多个字线延伸的方向上与所述第一位线间隔开；

多个第一存储单元，所述多个第一存储单元连接在所述多个字线和所述第一位线之间，多个第一存储单元中的每一个包括第一存储元件和第一选择元件，所述第一存储元件和第一选择元件彼此连接；以及

多个第二存储单元，所述多个第二存储单元连接在所述多个字线和所述第二位线之间，所述多个存储单元中的每一个包括第二存储元件和第二选择元件，所述第二存储元件和所述第二选择元件彼此连接；

其中，所述第一存储元件包括第一磁隧道结，且所述第二存储元件包括第二磁隧道结，所述第一和第二磁隧道结中的每一个包括被钉扎层、自由层和在所述被钉扎层和自由层之间的隧道屏障层；以及

其中所述第二磁隧道结的第一部分的所述隧道屏障层具有不可逆阻抗状态。

2.如权利要求1所述的器件，其中：

所述多个第一存储单元是可再写入存储单元；

所述多个第二存储单元是单次可编程存储单元。

3.如权利要求1所述的器件，其中：

所述第一磁隧道结具有可再写入结构，并被构造成具有(i)对应于第一数据的第一阻抗和(ii)对应于第二数据的第二阻抗中的一个；

在所述第二磁隧道结的所述第一部分中的至少一个第二磁隧道结具有对应于所述第一数据的第三阻抗，且所述至少一个第二磁隧道结通过第一单次编程操作已经被编程；

在所述第二磁隧道结的所述第一部分中的至少一个其他第二磁隧道结具有对应于所述第二数据的第四阻抗，所述至少一个其他第二隧道结通过第二单次编程操作已经被编程；以及

所述第一至第四阻抗彼此不同。

4.如权利要求3所述的器件，其中：

所述第一阻抗低于所述第二阻抗；

所述第三阻抗低于所述第一阻抗；且

所述第四阻抗在所述第一和第二阻抗之间。

5.如权利要求3所述的器件，其中：

所述多个第一存储单元中的一个或多个被构造为用于在所述多个第一存储单元上的读取操作的一个或多个第一基准单元；以及

所述多个第二存储单元中的一个或多个被构造为用于在所述多个第二存储单元上的读取操作的一个或多个第二基准单元。

6.如权利要求5所述的器件，其中：

所述多个第一存储单元中的一个或多个包括一对或多对第一存储单元；以及

在所述一对或多对第一存储单元中的一对第一存储单元并联到其中一个所述第一位线。

7.如权利要求6所述的器件，其中：

在所述一对第一存储单元中的第一存储单元的第一磁隧道结被编程为具有第一阻抗；以及

在所述一对第一存储单元中的另一个第一存储单元的第一磁隧道结被编程为具有第二阻抗。

8.如权利要求5所述的器件，其中，所述一个或多个第二基准单元是包括所述第二磁隧道结的第二存储单元。

9.如权利要求8所述的器件，还包括：

电连接到所述一个或多个第二基准单元的控制电阻器；其中

用于在所述多个第二存储单元上的读取操作的基准阻抗是所述第三阻抗和所述控制电阻器的第五阻抗之和。

10.如权利要求9所述的器件，其中，所述第三和第五阻抗之和在所述第三阻抗和所述第四阻抗之间。

11.如权利要求1所述的器件，还包括：

通过所述第一位线电连接到所述多个第一存储单元的第一周边电路；以及

通过所述第二位线电连接到所述多个第二存储单元的第二周边电路，

其中，所述第二周边电路包括至少一个第二周边晶体管，所述至少一个周边晶体管被构造成根据比所述第一周边电路的第一周边晶体管高的电压操作。

12.如权利要求11所述的器件，其中：

所述第一周边晶体管包括第一周边栅极介电层和第一周边栅电极；

所述至少一个第二周边晶体管包括第二周边栅极介电层和第二周边栅电极；以及

所述第二周边栅极介电层具有大于所述第一周边栅极介电层的厚度的厚度。

13.如权利要求12所述的器件，其中，所述第二周边栅电极具有大于所述第一周边栅电极的宽度的宽度。

14.一种半导体器件，包括：

存储单元阵列，该存储单元阵列包括可再编程单元的阵列和单次可编程(OTP)单元的阵列；

通过第一位线电连接到所述可再编程单元的阵列的第一周边电路；

通过第二位线电连接到所述单次可编程单元的阵列的第二周边电路；其中：

所述可再编程单元的阵列包括多个第一存储单元，所述多个第一存储单元中的每一个包括第一磁隧道结和第一选择晶体管，所述第一磁隧道结和所述第一选择晶体管彼此连接；

所述单次可编程单元的阵列包括多个第二存储单元，所述多个第二存储单元中的每一个包括第二磁隧道结和第二选择晶体管，所述第二磁隧道结和所述第二选择晶体管彼此连接；以及

所述第二磁隧道结的第一部分具有不可逆阻抗状态。

15.如权利要求14所述的器件，其中：

所述第一磁隧道结具有可再写入结构，以及(i)对应于第一数据的第一阻抗和(ii)对应于第二数据的第二阻抗中的一个；

在所述第二磁隧道结的所述第一部分中的至少一个第二磁隧道结具有对应于所述第一数据的第三阻抗，所述第二磁隧道结的所述第一部分中的所述至少一个第二磁隧道结通过第一单次编程操作已经被编程；

第二磁隧道结的第二部分中的至少一个第二磁隧道结具有对应于所述第二数据的第四阻抗，所述第二磁隧道结的所述第二部分中的所述至少一个第二磁隧道结通过第二单次编程操作已经被编程；

所述第一阻抗低于所述第二阻抗；

所述第三阻抗低于所述第一阻抗；且

所述第四阻抗在所述第一和第二阻抗之间。

16.如权利要求15所述的器件，其中

所述多个第一存储单元中的一个或多个第一存储单元被构造为用于在所述多个第一存储单元上的读取操作的一个或多个第一基准单元；以及

所述多个第二存储单元中的一个或多个第二存储单元被构造为用于在所述多个第二存储单元上的读取操作的一个或多个第二基准单元。

17.如权利要求16所述的器件，其中

所述第二周边电路包括电连接到所述一个或多个第二基准单元的控制电阻器；以及

用于在所述多个第二存储单元上的读取操作的基准阻抗是所述第三阻抗和所述控制电阻器的阻抗之和。

18.如权利要求15所述的器件，其中：

所述多个第一存储单元中的一个或多个被构造为用于在所述多个第一基准单元上的读取操作的一个或多个基准单元；

所述单次可编程单元的阵列还包括用于在所述多个第二存储单元上的读取操作的第二基准单元；以及

所述第二基准单元包括第三选择晶体管，该第三选择晶体管连接到其中一个所述第二位线，且没有在所述第三选择晶体管和所述其中一个的所述第二位线之间布置的可变阻抗器件。

19.如权利要求18所述的器件，其中：

所述第二周边电路包括电连接到所述第二基准单元的控制电阻器；以及

用于在所述多个第二存储单元上的读取操作的基准阻抗是所述控制电阻器的阻抗。

20.如权利要求14所述的器件，其中

所述第一周边电路包括至少一个第一周边晶体管；

所述第二周边电路包括至少一个第二周边晶体管；以及

所述至少一个第二周边晶体管被构造成响应于比所述至少一个第一周边晶体管高的电压操作。

21.一种半导体器件，包括：

存储单元阵列，所述存储单元阵列包括第一磁性存储单元的阵列和第二磁性存储单元的阵列，所述第一磁性存储单元中的每一个包括具有可逆阻抗状态的第一磁隧道结结构，而所述第二磁性存储单元中的每一个包括具有单次可编程(OTP)阻抗状态的第二磁隧道结结构。

22.如权利要求21所述的器件，其中：

所述第一磁隧道结结构和所述第二磁隧道结结构具有相同的层结构；以及

所述层结构包括被钉扎磁性层、自由磁性层和在所述被钉扎磁性层和所述自由磁性层之间的隧道屏障层。

23.如权利要求21所述的器件，其中，所述第二磁隧道结结构被构造成被设定为不可逆介电击穿状态。

24.如权利要求23所述的器件，其中：

所述第一磁隧道结结构包括：

具有第一被钉扎磁化方向的第一被钉扎层；

在所述第一被钉扎层上的第一隧道屏障层；以及

在所述第一隧道屏障层上的第一自由层，所述第一自由层具有第一可变磁化方向；且

所述第二磁隧道结结构包括：

具有第二被钉扎磁化方向的第二被钉扎层；

在所述第二被钉扎层上的第二隧道屏障层，所述第二隧道屏障层被设定为不可逆介电击穿状态；以及

在所述第二隧道屏障层上的第二自由层，所述第二自由层具有第二可变磁化方向。

25.如权利要求21所述的器件，还包括：

第一周边电路，所述第一周边电路包括多个第一晶体管，所述第一周边电路被构造成向所述第一磁性存储单元施加第一电压；以及

第二周边电路，所述第二周边电路包括多个第二晶体管，所述第二周边电路被构造成向所述第二磁性存储单元施加第二电压；其中

所述多个第二晶体管具有大于所述多个第一晶体管的阈值电压的阈值电压；且

所述第二电压大于所述第一电压。