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CN107026624A - 差动放大电路 - Google Patents

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CN107026624A CN201611205248.7A CN201611205248A CN107026624A CN 107026624 A CN107026624 A CN 107026624A CN 201611205248 A CN201611205248 A CN 201611205248A CN 107026624 A CN107026624 A CN 107026624A
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矶部祯久
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Abstract

提供差动放大电路，该差动放大电路的消耗电流低且电路面积小。差动放大电路构成为具有两级放大电路和串联连接的两级输出晶体管，通过第1级放大电路的输出来控制2个输出晶体管中的一个输出晶体管，并将另一个输出晶体管设为通过第2级放大电路的输出而被控制的漏极接地电路(源极跟随器电路)。

Description

差动放大电路
技术领域
本发明涉及将2个输入电压的差分放大的差动放大电路。
背景技术
差动放大电路在各种各样的电子设备中被广泛使用。特别是，通过施加负反馈，能够实现高精度的模拟信号处理，在当今的电子设备的发展中是不可或缺的技术。
差动放大电路的功能是将2个输入电压的差分放大，但以电池驱动的移动电子设备为代表那样，始终要求低消耗电流化和小型轻量化。
在图3中示出以往的差动放大电路。以往的差动放大电路由以下部分构成：将2个输入端子IP与IN的电压差放大的第1级放大电路1；将放大电路1的输出端子OP与ON的电压差放大的第2级放大电路2和6；通过放大电路2的输出GH来控制栅极的P型MOS晶体管的输出晶体管7；以及通过放大电路6的输出GL而被控制的N型MOS晶体管的输出晶体管3。
上述那样的差动放大电路通过设置输出晶体管3以及7来实现输出端子OUT的低阻抗，通过设置第2级放大电路2以及6，使用于输出晶体管3以及7的工作的偏置设定变得容易。
专利文献1：日本特开平03-274911号公报
但是，由于上述差动放大电路具有3个放大电路，因此，存在消耗电流增多、电路面积增大的缺点。
发明内容
本发明是为了解决以上课题而设计的，实现一种低消耗电流且电路面积小的差动放大电路。
为了解决以往的课题，本发明的差动放大电路采用以下结构。
差动放大电路构成为具有两级放大电路和串联连接的两级输出晶体管，通过第1级放大电路的输出来控制两个输出晶体管中的一个输出晶体管，将另一个输出晶体管设为通过第2级放大电路的输出而被控制的漏极接地电路(源极跟随器电路)。
根据本发明的差动放大电路，具有如下效果：通过第1级放大电路的输出来控制两个输出晶体管中的一个输出晶体管，由此，放大电路减少1个，能够不损害低输出阻抗、和用于输出晶体管的工作的偏置设定的容易性，并减小消耗电流和电路面积。
而且，具有如下效果：将通过第2级放大电路的输出而被控制的输出晶体管设为漏极接地电路，由此，能够抑制电压放大增益，削减在对放大电路施加负反馈而使用时所需的相位补偿电路。
附图说明
图1是本实施方式的差动放大电路的电路图。
图2是示出本实施方式的差动放大电路的另一例的电路图。
图3是以往的差动放大电路的电路图。
标号说明
1、2：放大电路；3、4：N型MOS晶体管；5：P型MOS晶体管。
具体实施方式
图1是本实施方式的差动放大电路的电路图。
本实施方式的差动放大电路具有放大电路1、放大电路2以及N型MOS晶体管的输出晶体管3和4。
放大电路1在两个输入端子连接有差动放大电路的输入端子IP以及IN，将放大两个输入端子的电压差后的电压作为输出端子OP与输出端子ON的电压差而输出。放大电路2在两个输入端子连接有放大电路1的输出端子OP以及ON，将放大输出端子OP与输出端子ON的电压差后的电压输出到输出端子GH。输出晶体管3在栅极连接有放大电路1的输出端子ON，源极接地，漏极与输出端子OUT连接。输出晶体管4在栅极连接有放大电路2的输出端子GH，漏极与电源端子连接，源极与输出端子OUT连接。
上述图1的电路构成将放大输入端子IP以及IN的电压差后的电压输出到输出端子OUT的差动放大电路。
接下来，对本实施方式的差动放大电路的动作进行说明。
在差动放大电路的输入端子IP与IN的电压差为正的情况下，放大电路1的输出端子OP与输出端子ON的电位差也为正，输出端子OP的电压接近电源电压，输出端子ON的电压接近地电压。而且，输出晶体管3由于栅极电压小，因此，电流驱动能力小。在输出端子OP与输出端子ON的电位差为正的情况下，放大电路2的输出端子GH的电压接近电源电压。而且，输出晶体管4由于栅极电压大，因此，电流驱动能力大。因此，差动放大电路将对应于输入端子IP与IN的电压差的高电压输出到输出端子OUT。
在差动放大电路的输入端子IP与IN的电压差为负的情况下，放大电路1的输出端子OP与输出端子ON的电位差也为负，输出端子OP的电压接近地电压，输出端子ON的电压接近电源电压。而且，输出晶体管3由于栅极电压大，因此，电流驱动能力大。在输出端子OP与输出端子ON的电位差为负的情况下，放大电路2的输出端子GH的电压接近地电压。而且，输出晶体管4由于栅极电压小，因此，电流驱动能力小。因此，差动放大电路将对应于输入端子IP与IN的电压差的低电压输出到输出端子OUT。
这里，放大电路1的输出端子OP与输出端子ON的电压差相对于输入端子IP与输入端子IN的电压差而言，是放大电路1的差动增益倍。此外，输出端子ON的电压变化相对于输入端子IP与输入端子IN的电压差而言，是放大电路1的单相增益倍。放大电路2的输出端子GH的电压变化相对于放大电路1的输出端子OP与输出端子ON的电压差而言，是放大电路2的增益倍。而且，输出晶体管3构成源极接地放大电路，对放大电路1的输出端子ON的电压的变化具有放大作用。
另外，放大电路1的输出端子OP与输出端子ON的电压的变化量的绝对值不一定必须相等，输出端子OP的电压的变化量也可以是零。
如以上说明的那样，图1的电路作为将放大输入端子IP与输入端子IN的电压差后的电压输出到输出端子OUT的差动放大电路而发挥功能。
如上所述，本实施方式的差动放大电路采用将输出晶体管3的栅极与放大电路1的输出端子ON连接的结构，因此，放大电路减少1个，与现有技术相比，能够削减消耗电流和电路面积。
而且，设栅极与放大电路2的输出端子GH连接的输出晶体管4为漏极接地电路，抑制了输出晶体管4的增益，因此，与现有技术相比，能够削减在向差动放大电路施加负反馈而使用时所需的相位补偿电路。另外，负反馈电路、相位补偿电路是本领域技术人员一般公知的，未进行图示。
图2是示出本实施方式的差动放大电路的另一例的电路图。图2的差动放大电路相对于图1的差动放大电路而言，进一步具有PMOS晶体管5。
PMOS晶体管5在栅极连接有控制信号端子ENB，源极与电源端子连接，漏极与输出晶体管4的漏极连接。
PMOS晶体管5作为开关而发挥功能，在控制信号端子ENB为地电压时成为导通状态，在控制信号端子ENB为电源电压时成为截止状态。
在差动放大电路中，在放大电路2的输出端子GH为地电压、输出晶体管4为截止状态的情况下，有时在输出晶体管4中流过被称为截止漏电流的漏电流。由于这使得输出端子OUT的输出电压更接近电源电压，因此，在使输出晶体管4的阈值电压降低的情况下更为显著。
在本实施方式的差动放大电路中，当在输出晶体管4中流过漏电流的状况下，通过使控制信号ENB为电源电压，使PMOS晶体管5为截止状态，能够抑制漏电流。
另外，通常，PMOS晶体管5的尺寸容易以在导通状态下导通电阻足够小、在截止状态下漏电流足够小的方式进行设定。
如以上说明的那样，本实施方式的差动放大电路采用使输出晶体管4经由作为开关而发挥功能的PMOS晶体管5与电源端子连接的结构，因此，能够抑制输出晶体管4为截止状态时的漏电流，从而削减消耗电流。
另外，在本实施方式的差动放大电路中，可以明确：即使将输出晶体管4设为PMOS晶体管而与放大电路1的输出连接，将输出晶体管3设为PMOS晶体管而与放大电路2的输出连接，将作为开关而发挥功能的晶体管5设为NMOS晶体管而配备于输出晶体管3与地之间，也能够得到同样的效果。

Claims (2)

1.一种差动放大电路，其将第1输入电压与第2输入电压的差分放大，该差动放大电路的特征在于，具有：
第1放大电路，其将所述第1输入电压与所述第2输入电压的差分放大，并作为第1输出电压与第2输出电压之差而输出；
第2放大电路，其将所述第1放大电路的输出电压之差进一步放大；以及
串联连接的第1输出晶体管和第2输出晶体管，
所述第1输出晶体管在栅极输入所述第1输出电压，源极与第2电源端子连接，漏极与输出端子连接，
所述第2输出晶体管在栅极输入所述第2放大电路的输出电压，源极与所述输出端子连接，漏极与第1电源端子连接。
2.根据权利要求1所述的差动放大电路，其特征在于，
所述第2输出晶体管的漏极经由作为开关发挥功能的晶体管与所述第1电源端子连接。
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