CN107026208A

CN107026208A - 半导体装置和半导体装置的制造方法

Info

Publication number: CN107026208A
Application number: CN201710009742.4A
Authority: CN
Inventors: 内山博幸; 藤崎寿美子; 森塚翼
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2016-01-29
Filing date: 2017-01-06
Publication date: 2017-08-08
Anticipated expiration: 2037-01-06
Also published as: CN107026208B

Abstract

本发明提供一种半导体装置及其制造方法。该半导体装置提高半导体装置(薄膜晶体管)的特性。半导体装置构成如下：具有形成在基板(SUB)上的栅电极(GE)、在其上面隔着栅绝缘膜(GI)形成的第1金属氧化物半导体膜(MO1)、形成在其上面的第2金属氧化物半导体膜(MO2)、以及形成在其上面的源、漏电极(SD)。并且，使第1金属氧化物半导体膜(MO1)的端部与第2金属氧化物半导体膜(MO2)的端部相比后退。根据这样的构成，能够确保下层的第1金属氧化物半导体膜(MO1)与源、漏电极(SD)的距离。由此，能够防止源、漏电极(SD)与下层的第1金属氧化物半导体膜(MO1)的短路，能够提高晶体管特性。

Description

半导体装置和半导体装置的制造方法

技术领域

本发明涉及一种半导体装置和半导体装置的制造方法，特别是涉及一种适用于将由金属氧化物构成的半导体膜用作沟道层的具有场效应晶体管的半导体装置的有效技术。

背景技术

作为一种场效应晶体管的薄膜晶体管(Thin Film Transistor；TFT)为在电子学技术中承担重要作用的器件，用于液晶显示器的像素开关等。目前，作为薄膜晶体管的沟道层材料，广泛使用非晶硅(无定型硅)，但近年来，作为这些硅材料的替代材料，将由金属氧化物构成的半导体膜用作沟道层的薄膜晶体管广受关注。

例如，日本特开2006-165532号公报(专利文献1)中公开了一种使用了包含In、Ga和Zn的氧化物的半导体器件。

另外，日本特开2008-243928号公报(专利文献2)中公开了一种使用了含有铟、锡、锌和氧的非晶氧化物的薄膜晶体管。另外，日本特开2012-033699号公报(专利文献3)中公开了一种使用由以氧化锌和氧化锡作为主要材料的氧化物烧结体构成的氧化物半导体靶，制造薄膜晶体管的技术。

另外，日本专利第5503667号公报(专利文献4)中公开了一种氧化物半导体TFT，其具有以铟氧化物作为主要成分的第1半导体层、以及在第1半导体层上以不包含铟的锌和锡氧化物作为主要成分的第2半导体层。

现有技术文献

专利文献

专利文献1：日本特开2006-165532号公报

专利文献2：日本特开2008-243928号公报

专利文献3：日本特开2012-033699号公报

专利文献4：日本专利第5503667号公报

发明内容

发明要解决的问题

本发明人等从事薄膜晶体管、适合用于该晶体管的金属氧化物材料的研究、开发。

然而，对于用于薄膜晶体管的金属氧化物材料，只是将开发材料应用于以往的结构、制造工序中，有时反而会引起特性的劣化。详细内容后述。

因此，除了开发材料的特性提高以外，还期望综合研究其应用部位、制造工序等，找到最优的结构、制法。

本发明的上述目的和其它目的与新的特征由本申请说明书的记载和附图阐明。

用于解决问题的方法

如果对本申请所公开的发明中的代表性内容进行简单说明，则如下所述。

本申请所公开的发明中，代表性的实施方式所示的半导体装置具有：形成在基板上的栅电极、在栅电极上隔着栅绝缘膜形成的第1半导体膜、形成在第1半导体膜上的第2半导体膜、以及形成在第2半导体膜上的源、漏电极。并且，第1半导体膜的端部与第2半导体膜的端部相比后退。

本申请所公开的发明中，代表性的实施方式所示的半导体装置的制造方法具有对第1半导体膜和第2半导体膜的层叠膜进行蚀刻的工序。并且，该蚀刻工序具有使用第1蚀刻液对层叠膜进行蚀刻的工序，以及在该工序后，使用第2蚀刻液从层叠膜的侧壁对第1半导体膜进行蚀刻的工序。

发明的效果

本申请所公开的发明中，根据以下所示的代表实施方式所示的半导体装置，能够提高其特性。

本申请所公开的发明中，根据以下所示的代表实施方式所示的半导体装置的制造方法，能够制造特性良好的半导体装置。

附图说明

图1是表示实施方式1的半导体装置的构成的截面图。

图2是表示实施方式1的半导体装置的构成的截面图。

图3是表示实施方式1的半导体装置的制造工序的截面图。

图4是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图3的工序的截面图。

图5是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图4的工序的截面图。

图6是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图5的工序的截面图。

图7是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图6的工序的截面图。

图8是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图7的工序的截面图。

图9是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图8的工序的截面图。

图10是表示实施方式1的半导体装置的制造工序的截面图，是表示紧接着图9的工序的截面图。

图11是表示实施方式1的比较例的半导体装置的构成的截面图。

图12是表示比较例的半导体装置的构成的图。

图13是表示比较例的半导体装置的电流-电压特性的图。

图14是表示实施方式1的半导体装置的构成的图。

图15是表示实施方式1的半导体装置的电流-电压特性的图。

图16是表示实施方式1的半导体装置的其它构成的截面图。

图17是表示实施方式2的第1例的半导体装置的电流-电压特性的图。

图18是表示实施方式2的第2例的半导体装置的电流-电压特性的图。

图19是表示有源矩阵基板的构成的电路图。

图20是表示有源矩阵基板的构成的平面图。

符号说明

DDC数据线驱动电路；DL数据线；GDC栅线驱动电路；GE栅电极；GI栅绝缘膜；GL栅线；L1距离；L2距离；MF金属膜；MO层叠膜；MO1第1金属氧化物半导体膜；MO2第2金属氧化物半导体膜；PE像素电极；PR1光致抗蚀膜；PR2光致抗蚀膜；PRO保护膜；SD源、漏电极；SP空隙；SUB基板；T薄膜晶体管

具体实施方式

在以下的实施方式中，在提到要素的数量等(包含个数、数值、量、范围等)的情况下，除特别明示的情况和原理上明确地限于特定数量的情况等以外，不限于其特定数量，可以是特定数量以上也可以是特定数量以下。另外，在以下的实施方式中，“第1”、“第2”、“第3”等表述是为了识别构成要素而赋予的标记，并不一定限定数量或顺序。

另外，附图等中所示的各构成的位置、大小、范围等不一定与实际器件对应，为了使说明容易理解，有时适当变更位置、大小、范围等而显示。

(实施方式1)

下面，一边参照附图一边对本实施方式的半导体装置进行详细说明。

[结构说明]

图1和图2是表示本实施方式的半导体装置的构成的截面图。图2是图1的部分放大图。图1所示的半导体装置为薄膜晶体管。而且，该薄膜晶体管为所谓的底栅/顶接触(Bottom gate/Top contact)结构的晶体管。

该底栅结构是指：栅电极GE配置在与形成沟道的半导体膜(沟道层，在这里为第1金属氧化物半导体膜MO1和第2金属氧化物半导体膜MO2的层叠膜MO)相比更靠下层的结构。另外，顶接触是指：源、漏电极SD配置在与上述半导体膜(在这里为上述层叠膜MO)相比更靠上层的结构。

即，如图1所示，本实施方式的薄膜晶体管配置在基板SUB的主表面。具体地说，本实施方式的薄膜晶体管具有：配置在基板SUB上的栅电极GE、在栅电极GE上隔着栅绝缘膜GI配置的作为半导体膜的上述层叠膜MO、以及配置在该层叠膜MO上的源、漏电极SD。

该源、漏电极SD在栅电极GE与层叠膜MO的重叠区域上隔着预定的间隔配置。该预定的间隔部分成为沟道区域。

这里，上述层叠膜MO具有第1金属氧化物半导体膜(第1半导体膜)MO1、以及配置在其上方的第2金属氧化物半导体膜(第2半导体膜)MO2。第1金属氧化物半导体膜(第1半导体膜)MO1为至少含有In元素和O元素作为主要成分的金属氧化物。第2金属氧化物半导体膜(第2半导体膜)MO2为至少含有Zn元素和O元素作为主要成分且不含In元素作为主要成分的金属氧化物。这里，本申请的主要成分是指：不是作为杂质而含有的元素，而是10原子％以上的含有率的元素。例如，第1金属氧化物半导体膜(第1半导体膜)MO1的载流子密度为1×10¹⁸cm^-3以上1×10²¹cm^-3以下，第2金属氧化物半导体膜(第2半导体膜)MO2的载流子密度为1×10¹⁵cm^-3以上1×10¹⁷cm^-3以下。

第1金属氧化物半导体膜(第1半导体膜)MO1例如为ITO膜。ITO膜的膜厚例如为5nm左右。ITO(Indium tin oxide、In-Sn-O、氧化铟锡、铟锡复合氧化物)膜为由锡、铟和氧构成的金属氧化物。因此，ITO膜含有锡、铟和氧作为主要成分。

另外，第2金属氧化物半导体膜(第2半导体膜)MO2例如为ZTO膜。ZTO膜的膜厚例如为50nm左右。ZTO(zinc-tin oxide、氧化锌锡、锌锡复合氧化物)膜为含有锡、锌和氧作为主要成分的金属氧化物。该ZTO膜不含稀有金属作为主要成分，是在成本方面有利的材料。ZTO膜的载流子密度为2×10¹⁶cm^-3左右，ITO膜的载流子密度为2×10¹⁹cm^-3左右。

通过使用这样的层叠结构的金属氧化物(MO)沟道层，从而与使用单层的氧化物半导体层，例如单层IGZO等作为沟道层的情况相比，能够提高导通特性(载流子迁移率、导通电流)，能够实现工作(驱动)的高速化等。另外，关断时的漏电流低，这也能够维持单层IGZO等的氧化物半导体的特性，实现节电化。

这里作为例子示出的由ITO层和ZTO层构成的层叠结构沟道由于具有如上所述的高导通特性，因而即使薄膜晶体管随着像素尺寸的微细化而进行微细化，也能够确保良好的导通电流。换句话说，即使进行微细化也能够维持充分的晶体管特性，在应用于4K、8K等超高清显示器的情况下，能够实现高开口率，因此作为结果，能够实现超高清显示器的高亮度、高对比度、动态范围的扩大等。

另外，在上述的层叠结构中，通过在上层使用对电极加工的耐性高的ZTO膜，从而能够应用低成本的背沟道蚀刻工艺。进一步，由于ZTO对通过钝化膜的形成工序所产生的工艺损伤也具有耐性，因此与单层IGZO等通常的氧化物半导体工艺相比，能够实现制造成本的降低。

而且，下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部相比后退。换句话说，下层的第1金属氧化物半导体膜MO1的形成区域略小于上层的第2金属氧化物半导体膜MO2的形成区域。将下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部之间的距离设为“L1”(参照图2)。

因此，在下层的第1金属氧化物半导体膜MO1与源、漏电极SD之间产生间隙(空隙SP)。换句话说，在上层的第2金属氧化物半导体膜MO2的端部附近配置有没有形成下层的第1金属氧化物半导体膜MO1的“底切部(undercut部)”。

这样，通过使下层的第1金属氧化物半导体膜MO1的端部后退，从而能够确保下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2，能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够提高晶体管特性，特别是关断特性。详细内容后述。

[制法说明]

接着，说明本实施方式的半导体装置的制造工序，同时进一步明确本实施方式的半导体装置的结构。

图3～图10是表示本实施方式的半导体装置的制造工序的截面图。

首先，如图3所示，在基板SUB上形成栅电极GE。作为基板SUB，例如可以使用由玻璃、石英、蓝宝石等构成的基板。另外，也可以使用由塑料膜等构成的基板，所谓的柔性基板。

接着，在基板SUB上，例如使用DC磁控溅射法等以100nm左右的膜厚沉积钼(Mo)膜作为栅电极材料(导电性材料)。作为栅电极材料，除了钼(Mo)以外，可以使用铬(Cr)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、钽(Ta)、锌(Zn)等金属材料。它们可以以单体使用，另外，也可以将它们中的几种金属作为合金使用。另外，还可以使用氮化钛(TiN)等具有导电性的金属氮化物。另外，也可以使用含有杂质且载流子(电子、空穴)多的半导体。另外，还可以使用上述金属化合物(金属氧化物、金属氮化物)、半导体与金属(包含合金)的层叠体。对于栅电极材料的成膜，除了溅射法以外，还可以使用蒸镀法、CVD(化学气相生长、Chemical Vapor Deposition)法等。

接着，在栅电极材料(Mo膜)上形成光致抗蚀膜(未图示)，通过曝光、显影处理，从而仅在栅电极GE的形成区域使光致抗蚀膜残留。接着，将该光致抗蚀膜作为掩模，通过反应性离子蚀刻(RIE(Reactive Ion Etching))等对栅电极材料(Mo膜)进行蚀刻，从而形成栅电极GE。可以进行反应性离子蚀刻那样的干式蚀刻，另外，也可以进行湿式蚀刻。该栅电极GE的形状(从上面观看时的平面形状)例如为在与纸面交叉的方向上具有长边的大致矩形状。

接着，如图4所示，在栅电极GE上形成栅绝缘膜GI。作为栅绝缘膜GI，例如通过PE-CVD法等沉积100nm左右的氧化硅膜(SiOx)。除了氧化硅膜以外，还可以使用氧化铝膜等其它的氧化膜。另外，除氧化膜以外，也可以使用氮化硅膜、氮化铝膜等无机绝缘膜。另外，还可以使用聚对二甲苯(parylene)等有机绝缘膜。另外，作为成膜方法，除了上述CVD法以外，还可以使用溅射法、涂布法等。

接着，如图5所示，在栅绝缘膜GI上形成半导体膜(MO)。具体地说，在栅绝缘膜GI上形成第1金属氧化物半导体膜MO1，进一步，在第1金属氧化物半导体膜MO1上形成第2金属氧化物半导体膜MO2。该第1金属氧化物半导体膜MO1是构成薄膜晶体管的主要沟道区域的膜，具有半导体的性质。这里，作为第1金属氧化物半导体膜MO1，例如使用DC磁控溅射法以5nm左右的膜厚沉积ITO膜。例如可以使用锡组成10at％、铟组成90at％的靶材，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约30％)、DC功率50W下成膜ITO膜。作为第1金属氧化物半导体膜MO1，除了上述ITO膜以外，还可以使用IZO膜、IGZO膜。关于这些膜的应用例，在实施方式2中详细说明。

接着，在第1金属氧化物半导体膜MO1上连续成膜第2金属氧化物半导体膜MO2。该第2金属氧化物半导体膜MO2也是具有半导体性质的膜。这里，作为第2金属氧化物半导体膜MO2，例如使用DC磁控溅射法以50nm左右的膜厚沉积ZTO膜。例如，可以使用锡组成30at％、锌组成70at％的靶材(添加Al 500ppm)，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约10％)下成膜ZTO膜。另外，作为成膜方法，除了上述溅射法以外，还可以使用CVD法、PLD法、涂布法、印刷法等，但根据溅射法，能够在大型基板上进行均匀性高的成膜。进一步，与化学蒸镀法等相比，由于能够在较低温度下成膜，因此具有能够选择耐热性低的材料(例如，树脂基板材料等)这样的优点。

如此操作可以形成第1金属氧化物半导体膜(ITO膜)MO1、以及配置在其上方的第2金属氧化物半导体膜(ZTO膜)MO2的层叠膜MO。

接着，在层叠膜MO上形成光致抗蚀膜PR1，通过曝光、显影处理，从而仅在比栅电极GE的形成区域略大的大致矩形状的区域使光致抗蚀膜PR1残留。接着，通过将该光致抗蚀膜PR1作为掩模，对层叠膜MO进行湿式蚀刻(第1蚀刻)，从而形成上述形状的层叠膜MO。作为蚀刻液，可以使用草酸系蚀刻液。蚀刻时间为3～4分钟左右。草酸系蚀刻液是在ITO膜的蚀刻中通常使用的蚀刻液。另外，草酸系蚀刻液能够蚀刻ZTO膜。

这里，在将光致抗蚀膜PR1作为掩模的蚀刻(所谓的图案化工序)中，被蚀刻膜的侧面容易成为锥形形状。这是因为，被蚀刻膜的上方更容易暴露于蚀刻剂，比下方更容易进行蚀刻。进一步，关于使用草酸系蚀刻液的蚀刻速率(nm/min)，ITO膜为120，而相对于此，ZTO膜为215，与ZTO膜相比ITO膜的蚀刻速率小。因此，下层的ITO膜不易被蚀刻，锥角变得更小。这里所说的锥角是指基板表面与ITO膜的侧面形成的角。

这样，在层叠膜MO的端部处，蚀刻端面成为锥形形状。换句话说，成为如下状态：第1金属氧化物半导体膜(ITO膜)MO1的端部与第2金属氧化物半导体膜(ZTO膜)MO2的端部相比向外侧突出(图6)。

接着，除去光致抗蚀膜PR1。接着，如图7所示，对下层的第1金属氧化物半导体膜(ITO膜)MO1进行湿式蚀刻(第2蚀刻)。由此，在上层的第2金属氧化物半导体膜(ZTO膜)MO2的端部下面形成底切。作为蚀刻液可以使用稀硝酸(约0.7％)。蚀刻时间为2分钟左右。关于稀硝酸(约0.7％)的蚀刻速率，ITO膜为5.0，而相对于此，ZTO膜为0.2，由于与ITO膜相比ZTO膜的蚀刻速率小，因此仅ITO膜被选择性地蚀刻。因此，形成距ZTO膜的端部约10～15nm左右的底切(侧蚀)。换句话说，ITO膜从ZTO膜的端部后退约10～15nm左右。由此，在ZTO膜的端部下面形成空隙(间距)SP。另外，关于上述底切的程度，从器件设计方面、成膜技术等工艺方面考虑，存在适当的数值，能够适宜调整。

接着，如图8所示，在第2金属氧化物半导体膜(ZTO膜)MO2上形成金属膜MF作为导电性膜。该金属膜MF成为源、漏电极SD。在第2金属氧化物半导体膜(ZTO膜)MO2上例如使用DC磁控溅射法等以100nm左右的膜厚沉积Mo膜作为金属膜MF。作为金属膜MF，除了钼(Mo)以外，还可以使用铬(Cr)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、镍(Ni)、钽(Ta)、银(Ag)、锌(Zn)等金属的单层膜。另外，也可以使用含有上述多种金属中的2种以上金属的合金膜。另外，还可以使用由上述金属构成的膜和合金膜中的2种以上膜的层叠膜。例如，可以使用Mo膜/Al膜/Mo膜的层叠膜。关于金属膜MF的成膜，除了溅射法以外，还可以使用蒸镀法、CVD法等。这里，优选使用各向异性(定向性)高的成膜方法，以避免填埋在第2金属氧化物半导体膜(ZTO膜)MO2的端部下面的空隙(间距)SP。例如，如果利用溅射法、蒸镀法，则ZTO膜的端部下面的空隙(间距)SP难以被填埋，优选作为金属膜MF的成膜方法。

通过上述金属膜MF的形成，从而层叠膜MO的侧面(侧壁)被金属膜MF覆盖。这时，在ZTO膜的端部下面残留空隙(间距)SP。

接着，在金属膜MF上形成光致抗蚀膜PR2，通过曝光、显影处理将栅电极GE上方的光致抗蚀膜PR2除去。接着，将该光致抗蚀膜PR2作为掩模，对金属膜MF进行湿式蚀刻，从而形成源、漏电极SD(图9)。作为蚀刻液，可以使用PAN系蚀刻液等。这里，在金属膜MF的蚀刻时，由于层叠膜MO的上层为对金属膜MF的蚀刻液(这里为PAN系蚀刻液)的耐性高的第2金属氧化物半导体膜(ZTO膜)MO2，因此能够降低对层叠膜MO产生的蚀刻损伤。因此，成为沟道的层叠膜MO的特性良好，能够提高晶体管特性。将这样的金属膜MF的蚀刻工序称为BCE(Back-Channel-Etch、背沟道蚀刻)工艺。

接着，如图10所示，在层叠膜MO和源、漏电极SD上形成保护膜PRO。作为保护膜，例如可以使用氧化硅膜与氮化硅膜的层叠膜(SiNx/SiOx)。例如，在层叠膜MO和源、漏电极SD上通过PE-CVD法等形成氧化硅膜，进一步，在氧化硅膜上通过PE-CVD法等形成氮化硅膜。

通过以上工序，大致完成本实施方式的薄膜晶体管。

这样，根据本实施方式，由于将第1和第2金属氧化物半导体膜(MO1、MO2)的层叠膜MO用作沟道层，并使下层的第1金属氧化物半导体膜MO1从上层的第2金属氧化物半导体膜MO2后退，因此能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够得到特性良好的薄膜晶体管。

与此相对，在没有使下层的第1金属氧化物半导体膜MO1从上层的第2金属氧化物半导体膜MO2后退而形成源、漏电极SD的比较例的情况下，源、漏电极SD与下层的第1金属氧化物半导体膜MO1短路，不具有晶体管特性。

图11是表示本实施方式的比较例的半导体装置(薄膜晶体管)的构成的截面图。比较例的半导体装置，是在一边参照图6一边进行说明的层叠膜MO上，即在ITO膜的端部与ZTO膜的端部相比向外侧突出的状态的层叠膜MO上形成源、漏电极SD而成的装置。图12是表示比较例的半导体装置的构成的图。(A)为截面SEM照片，(B)为示意性地表示(A)的照片的图。如图12所示，在将光致抗蚀膜PR作为掩模对层叠膜(ZTO、ITO)MO进行蚀刻的情况下，层叠膜MO的端面成为锥形形状(参照由虚线包围的区域)。

在这种情况下，如图11所示，由于源、漏电极SD与下层的第1金属氧化物半导体膜MO1接触，因此在它们之间产生短路。这样产生短路的薄膜晶体管，已经无法进行晶体管动作。图13是表示比较例的半导体装置的电流-电压特性的图。在图13中，横轴为栅电压(Vg、[V])，纵轴为漏电流[A]，3个曲线图是漏电压(Vd、[V])为0.1V、1V、10V时的曲线图。由图13可知，不能确认到漏电流的上升，可知无法进行晶体管动作。

图14是表示本实施方式的半导体装置的构成的图。(A)为截面SEM照片，(B)为示意性地表示(A)的照片的图。如图14所示，可知通过将光致抗蚀膜PR作为掩模对层叠膜(ZTO、ITO)MO进行蚀刻，并进一步进行上述第2蚀刻，从而在层叠膜(ZTO、ITO)MO的端面中，下层的ITO后退。这样，在使下层的ITO后退而设置空隙SP的情况下，由于源、漏电极SD与下层的第1金属氧化物半导体膜MO1不接触，因此能够确认良好的晶体管动作。图15是表示本实施方式的半导体装置的电流-电压特性的图。即，表示使用ZTO/ITO作为层叠膜MO时的电流-电压特性。由图15可知，能够确认到漏电流的上升，可知能够进行晶体管动作。在图15中，横轴为栅电压(Vg、[V])，纵轴为漏电流[A]，上面3个曲线图是漏电压(Vd、[V])为0.1V、1V、10V时的曲线图。另外，下面的曲线图表示载流子的迁移率(cm²/Vs)。由该曲线图可知，能够确认到迁移率39.5cm²/Vs的良好晶体管特性。

通过形成上述本申请的沟道端部的结构，从而能够实用地制造、利用具有良好导通特性的层叠沟道结构TFT。能够实现8K等超高清显示器的高亮度、高对比度、高动态范围化。

另外，根据在本实施方式中说明的制造工序，使层叠膜MO的下层的第1金属氧化物半导体膜MO1以上层的第2金属氧化物半导体膜MO2作为掩模而进行后退。即，不增加掩模且以工序数的最小限度的增加，就能够制造特性良好的薄膜晶体管。即，能够实现低成本工艺。另外，能够避免制造工序的复杂化，并提高制造成品率。

另外，根据在本实施方式中说明的制造工序，与使用激光退火的低温多晶硅工艺不同，也可以应用于大屏幕显示器。激光退火工序不适于大面积的处理，但根据在本实施方式中说明的制造工序，也能够容易地应对基板的大面积化。也就是说，与使用激光退火的低温多晶硅相比，能够以更低的成本制造显示器。

另外，在本实施方式中，使下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部之间的距离L1和下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2显示为相同程度(图2)，但也可以是L1＞L2。图16是表示本实施方式的半导体装置的其它构成的截面图。

在图16中，下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2小于下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部之间的距离L1(L1＞L2)。例如，在作为源、漏电极SD的金属膜的成膜时(参照图8)，即使少量金属膜进入了上层的第2金属氧化物半导体膜MO2的端部下面，只要确保下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2，就能够防止它们之间的短路。

(关于蚀刻液)

在上述制造工序中，作为用于对第1金属氧化物半导体膜(ITO膜)MO1和第2金属氧化物半导体膜(ZTO膜)MO2的层叠膜MO进行蚀刻的第1蚀刻液，使用了草酸系蚀刻液，作为用于对下层的第1金属氧化物半导体膜(ITO膜)MO1进行蚀刻的第2蚀刻液，使用了稀硝酸(约0.7％)，但也可以使用其它的蚀刻液。

第1蚀刻液为能够蚀刻第2金属氧化物半导体膜(ZTO膜)MO2和金属氧化物半导体膜(ITO膜)MO1的蚀刻液。各自的蚀刻速率优选例如与第2蚀刻液的情况相比更接近。特别是，草酸系蚀刻液的通用性高，适合用作第1蚀刻液。草酸系蚀刻液为至少含有草酸的蚀刻液。

对于第2蚀刻液，第1金属氧化物半导体膜(ITO膜)MO1的蚀刻速率R1大于第2金属氧化物半导体膜(ZTO膜)MO2的蚀刻速率R2(R1＞R2)。其为下层的第1金属氧化物半导体膜(ITO膜)MO1更容易被蚀刻的蚀刻液。作为这样的第2蚀刻液，除了稀硝酸以外，还可以使用硫酸、盐酸、氢氟酸等。硫酸的浓度例如可以使用1.0％左右的浓度，盐酸的浓度可以使用例如为0.4％左右的浓度，氢氟酸的浓度可以使用例如为0.03％左右的浓度。这里的浓度以重量％计。另外，上述浓度为一个例子，包括处理时间，都能够适宜调整。除此之外，可以使用PAN系的蚀刻液、磷酸-硝酸系的蚀刻液。PAN系的蚀刻液含有磷酸、硝酸和乙酸。磷酸-硝酸系的蚀刻液含有磷酸和硝酸。

表1是表示金属氧化物半导体膜与蚀刻液的蚀刻速率的关系的表。例如，示出了在使用上述蚀刻液时的ZTO膜、ITO膜在常温(25℃)下的蚀刻速率。另外，在表1中，括号内的数值为在40℃的蚀刻速率。另外，在该表1中，除了ITO膜以外，还示出了关于IZO膜、IGZO膜的蚀刻速率。

表1

在本实施方式中，作为高载流子密度的第1金属氧化物半导体膜，使用了ITO膜，但也可以使用IZO膜、IGZO膜。对于这些膜的应用例在实施方式2中进行说明。

(实施方式2)

在本实施方式中，对于作为第1金属氧化物半导体膜MO1使用了IZO膜的情况(第1例)、以及使用了IGZO膜的情况(第2例)进行说明。

(第1例)

在上述实施方式1中，作为第1金属氧化物半导体膜MO1使用了ITO膜，但也可以使用IZO膜。另外，除了第1金属氧化物半导体膜MO1的具体的膜种类以外，与实施方式1的情况同样。即，与一边参照图1等一边进行说明的构成是同样的，能够通过与一边参照图3～图10一边进行说明的制造工序同样的工序来形成。

本第1例的半导体装置与实施方式1的情况同样为底栅/顶接触结构的薄膜晶体管(参照图1、图2)。

在该本第1例的半导体装置中，上述层叠膜MO具有第1金属氧化物半导体膜(第1半导体膜)MO1和配置在其上方的第2金属氧化物半导体膜(第2半导体膜)MO2。第1金属氧化物半导体膜(第1半导体膜)MO1为IZO膜。IZO膜的膜厚例如为4nm左右。IZO(In-Zn-O、氧化铟锌、铟锌复合氧化物)膜为含有锌、铟和氧作为主要成分的金属氧化物。换句话说，为含有氧化锌(ZnO)和氧化铟(InO₂)的金属氧化物。

而且，第2金属氧化物半导体膜(第2半导体膜)MO2为ZTO膜。ZTO膜的膜厚例如为50nm左右。ZTO(zinc-tin oxide、氧化锌锡)膜为含有锡、锌和氧作为主要成分的金属氧化物。换句话说，为含有氧化锡和氧化锌的金属氧化物。

ZTO膜的载流子密度为1.2×10¹⁶cm^-3左右，IZO膜的载流子密度为1×10¹⁹cm^-3左右。这样，通过使用IZO膜，使得载流子密度提高，从而与实施方式1的情况同样地能够实现上述导通特性的提高、动作的高速化、关断泄漏的减少等效果。进一步，即使进行微细化也能够维持充分的晶体管特性，能够实现超高清显示器的高亮度、高对比度。

而且，下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部相比后退(参照图1、图2)。因此，在下层的第1金属氧化物半导体膜MO1与源、漏电极SD之间产生间隙(空隙SP)。

因此，通过使下层的第1金属氧化物半导体膜MO1的端部后退，能够确保下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2，能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够提高晶体管特性。

第1例的半导体装置的制造工序与实施方式1的情况同样(图3～图10)。即，在基板SUB上形成栅电极GE，在其上形成栅绝缘膜GI。然后，在栅绝缘膜GI上形成第1金属氧化物半导体膜MO1，进一步，在第1金属氧化物半导体膜MO1上形成第2金属氧化物半导体膜MO2。这里，作为第1金属氧化物半导体膜MO1，例如使用DC磁控溅射法以4nm左右的膜厚沉积IZO膜。例如，可以使用锌组成10at％、铟组成90at％的靶材，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约50％)、DC功率50W下成膜IZO膜。

接着，在第1金属氧化物半导体膜MO1上连续成膜第2金属氧化物半导体膜MO2。作为第2金属氧化物半导体膜MO2，例如使用DC磁控溅射法以50nm左右的膜厚沉积ZTO膜。例如，可以使用锡组成30at％、锌组成70at％的靶材(添加Al 500ppm)，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约10％)下成膜ZTO膜。

如此操作，能够形成第1金属氧化物半导体膜(IZO膜)MO1和配置在其上方的第2金属氧化物半导体膜(ZTO膜)MO2的层叠膜MO。

接着，通过对层叠膜MO进行第1蚀刻，从而形成上述形状的层叠膜MO。作为蚀刻液，可以使用草酸系蚀刻液。蚀刻时间为3～4分钟左右。草酸系蚀刻液为在ITO膜等金属氧化物的蚀刻中通常使用的蚀刻液。草酸系蚀刻液能够蚀刻ZTO膜，关于蚀刻速率(nm/min)，IZO膜为290，而ZTO膜为215，蚀刻速率为相同程度。因此，此时在层叠膜MO的端部处，蚀刻端面能够成为锥形形状(参照图6)。但是，由于蚀刻速率为相同程度，因此锥角比实施方式1(图6)时大。

接着，通过对下层的第1金属氧化物半导体膜(ITO膜)MO1进行第2蚀刻，从而在上层的第2金属氧化物半导体膜(ZTO膜)MO2的端部下面形成底切。作为蚀刻液，可以使用稀硫酸(约0.1％)。蚀刻时间为2～3分钟左右。关于稀硫酸(约0.1％)的蚀刻速率，IZO膜为43，而相对于此，ZTO膜为0.8，与IZO膜相比ZTO膜的蚀刻速率小，因此仅IZO膜被选择性地蚀刻。因此，形成距ZTO膜的端部约10～20nm左右的底切(侧蚀)。换句话说，距ZTO膜的端部约10～20nm左右的IZO膜发生后退。由此，在ZTO膜的端部下面形成空隙(间距、SP)(参照图7)。

这里，作为蚀刻液使用稀硫酸(约0.1％)，但也可以使用磷酸-硫酸系蚀刻液。磷酸-硫酸系蚀刻液通常用作Mo、Cu的蚀刻液。在使用磷酸-硫酸系蚀刻液的情况下，蚀刻时间为20秒左右即可。相对于该磷酸-硫酸系蚀刻液，ZTO膜具有充分的耐性，不易被蚀刻。因此，IZO膜从ZTO膜的端部后退。

接着，在第2金属氧化物半导体膜(ZTO膜)MO2上形成金属膜(MF)作为导电性膜，通过进行湿式蚀刻来形成源、漏电极SD。接着，在层叠膜MO和源、漏电极SD上形成保护膜PRO。通过以上的工序大致完成本第1例的薄膜晶体管。

这样，在本第1例中，也将第1和第2金属氧化物半导体膜(MO1、MO2)的层叠膜MO用作沟道层，使下层的第1金属氧化物半导体膜MO1从上层的第2金属氧化物半导体膜MO2后退，因此能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够得到良好的晶体管特性。图17是表示本实施方式的第1例的半导体装置的电流-电压特性的图。即，表示使用ZTO/IZO作为层叠膜MO时的电流-电压特性。在图17中，横轴为栅电压(Vg、[V])，纵轴为漏电流[A]，上面3个曲线图是漏电压(Vd、[V])为0.1V、1V、10V时的曲线图。另外，最下面的曲线图为表示载流子的迁移率(cm²/Vs)的曲线图。由图17可知，能够确认到漏电流的上升，可知能够进行晶体管动作。另外，由最下面的曲线图可知，能够确认到迁移率30.7cm²/Vs的良好晶体管特性。

另外，在本第1例中，也可以使用草酸系蚀刻液作为第1蚀刻液，作为第2蚀刻液，除了稀硫酸、磷酸-硝酸系的蚀刻液以外，也可以使用硝酸、盐酸、氢氟酸、PAN系蚀刻液等(参照表1)。

(第2例)

在上述实施方式1中，作为第1金属氧化物半导体膜MO1使用了ITO膜，但也可以使用IGZO膜。另外，除了第1金属氧化物半导体膜MO1的具体的膜种类以外，与实施方式1的情况同样。即，与一边参照图1等一边进行说明的构成是同样的，能够通过与一边参照图3～图10一边进行说明的制造工序同样的工序来形成。

本第2例的半导体装置与实施方式1的情况同样为底栅/顶接触结构的薄膜晶体管(参照图1、图2)。

在该本第2例的半导体装置中，上述层叠膜MO具有第1金属氧化物半导体膜(第1半导体膜)MO1和配置在其上方的第2金属氧化物半导体膜(第2半导体膜)MO2。第1金属氧化物半导体膜(第1半导体膜)MO1为IGZO膜。IGZO膜的膜厚例如为25nm左右。IGZO(In-Ga-Zn-O、氧化铟镓锌、铟镓锌复合氧化物)膜为含有锌、铟、镓和氧的金属氧化物。

并且，第2金属氧化物半导体膜(第2半导体膜)MO2为ZTO膜。ZTO膜的膜厚例如为5nm左右。ZTO(zinc-tin oxide、氧化锌锡)膜为含有锡、锌和氧的金属氧化物。换句话说，为含有氧化锡和氧化锌的金属氧化物。例如，有时表示为Zn₂SnO₄，但有时组成比会变化。

ZTO膜的载流子密度为7×10¹⁶cm^-3左右，IGZO膜的载流子密度为5×10¹⁸cm^-3左右。这样，通过使用IGZO膜，使得载流子密度的提高，从而与实施方式1的情况同样地能够实现上述导通特性的提高、动作的高速化、关断泄漏的减少等效果。进一步，即使进行微细化也能够维持充分的晶体管特性，能够实现显示器的高亮度、高对比度。

而且，下层的第1金属氧化物半导体膜MO1的端部与上层的第2金属氧化物半导体膜MO2的端部相比后退(参照图1、图2)。因此，在下层的第1金属氧化物半导体膜MO1与源、漏电极SD之间产生有间隙(空隙SP)。

这样，通过使下层的第1金属氧化物半导体膜MO1的端部后退，从而能够确保下层的第1金属氧化物半导体膜MO1与源、漏电极SD的距离L2，能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够提高晶体管特性。

第2例的半导体装置的制造工序与实施方式1的情况同样(图3～图10)。即，在基板SUB上形成栅电极GE，在其上形成栅绝缘膜GI。然后，在栅绝缘膜GI上形成第1金属氧化物半导体膜MO1，进一步，在第1金属氧化物半导体膜MO1上形成第2金属氧化物半导体膜MO2。这里，作为第1金属氧化物半导体膜MO1，例如使用DC磁控溅射法以5nm左右的膜厚沉积IGZO膜。例如，可以使用In:Ga:Zn组成为4:1:1、2:2:1、或1:1:1的靶材，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约10％)、DC功率50W下，成膜IGZO膜。

接着，在第1金属氧化物半导体膜MO1上连续成膜第2金属氧化物半导体膜MO2。作为第2金属氧化物半导体膜MO2，例如使用DC磁控溅射法以25nm左右的膜厚沉积ZTO膜。例如，可以使用锡组成30at％、锌组成70at％的靶材(添加Al：300ppm、添加Si：100ppm)，在成膜条件：常温、成膜压力0.5Pa、溅射气体Ar/O₂混合气体(氧添加比例约10％)下，成膜ZTO膜。

如此操作，能够形成第1金属氧化物半导体膜(IGZO膜)MO1和配置在其上方的第2金属氧化物半导体膜(ZTO膜)MO2的层叠膜MO。

接着，通过对层叠膜MO进行第1蚀刻，从而形成上述形状的层叠膜MO。作为蚀刻液，可以使用草酸系蚀刻液。蚀刻时间为3～4分钟左右。草酸系蚀刻液为在ITO膜等金属氧化物的蚀刻中通常使用的蚀刻液。草酸系蚀刻液能够蚀刻ZTO膜，关于蚀刻速率(nm/min)，IGZO膜为220～290，而ZTO膜为215，蚀刻速率为相同程度。因此，此时在层叠膜MO的端部处，蚀刻端面能够成为锥形形状(参照图6)。但是，由于蚀刻速率为相同程度，因此锥角比实施方式1(图6)时大。

接着，通过对下层的第1金属氧化物半导体膜(IGZO膜)MO1进行第2蚀刻，从而在上层的第2金属氧化物半导体膜(ZTO膜)MO2的端部下面形成底切。作为蚀刻液，可以使用稀硫酸(约0.1％)。关于稀硫酸(约0.1％)的蚀刻速率，IGZO膜为43～52，而ZTO膜为0.8，与IGZO膜相比ZTO膜的蚀刻速率小，因此仅IGZO膜被选择性地蚀刻。因此，在ZTO膜的端部下面形成底切(侧蚀刻)，在ZTO膜的端部下面形成空隙(间距、SP)(参照图7)。

接着，在第2金属氧化物半导体膜(ZTO膜)MO2上形成金属膜MF作为导电性膜，通过进行湿式蚀刻，形成源、漏电极SD。接着，在层叠膜MO和源、漏电极SD上形成保护膜PRO。通过以上的工序大致完成本第2例方式的薄膜晶体管。

这样，在本第2例中，也将第1和第2金属氧化物半导体膜(MO1、MO2)的层叠膜MO用作沟道层，使下层的第1金属氧化物半导体膜MO1从上层的第2金属氧化物半导体膜MO2后退，因此能够防止源、漏电极SD与下层的第1金属氧化物半导体膜MO1的短路。由此，能够得到良好的晶体管特性。图18是表示本实施方式的第2例的半导体装置的电流-电压特性的图。即，表示在使用了ZTO/IGZO作为层叠膜MO时的电流-电压特性。(a)表示In:Ga:Zn组成为4:1:1的半导体装置的电流-电压特性，(b)表示In:Ga:Zn组成为2:2:1的半导体装置的电流-电压特性，(c)表示In:Ga:Zn组成为1:1:1的半导体装置的电流-电压特性。在图18中，横轴为栅电压(Vg、[V])，纵轴为漏电流[A]，上面3个曲线图为漏电压(Vd、[V])为0.1V、1V、10V时的曲线图。另外，最下面的曲线图为表示载流子的迁移率(cm²/Vs)的曲线图。由图18的(a)～(c)的曲线图可知，在使用任一组成的IGZO的情况下，都能够确认到漏电流的上升，可知能够进行晶体管动作。另外，由图18(a)～(c)的各曲线图的最下面的曲线图可知，在使用任一组成的IGZO的情况下，都能够确认到迁移率良好的晶体管特性。具体地说，(a)所示的In:Ga:Zn组成为4:1:1的半导体装置的迁移率为20cm²/Vs。另外，(b)所示的In:Ga:Zn组成为2:2:1的半导体装置的迁移率为17.8cm²/Vs，(c)所示的In:Ga:Zn组成为1:1:1的半导体装置的迁移率为12.5cm²/Vs。在使用IGZO的情况下，其迁移率与In组成成正比，在上述情况下In组成为4(In:Ga:Zn组成为4:1:1)时显示最大的迁移率。

IGZO膜对PAN系蚀刻液等的耐性不充分，容易被蚀刻。因此，在使用单层IGZO膜作为半导体膜(MO)的情况下，不能耐受源、漏电极SD形成时的蚀刻。因此，无法采用低成本的BCE工艺。然而，如本第2例那样使用ZTO/IGZO作为层叠膜MO的情况下，由于对PAN系蚀刻液等的耐性大的ZTO膜成为蚀刻阻挡层(Etching stopper)，因此可以采用IGZO膜作为半导体膜(MO)。

另外，在本第2例中，也可以使用草酸系蚀刻液作为第1蚀刻液，作为第2蚀刻液，除了稀硫酸以外，也可以使用硝酸、盐酸、氢氟酸等(参照表1)。除此之外，还可以使用PAN系的蚀刻液、磷酸-硝酸系的蚀刻液。

(实施方式3)

在上述实施方式1、2中说明的薄膜晶体管的应用例没有限制，例如能够应用于在显示器(液晶显示装置、半导体装置)等电光学装置中使用的有源矩阵基板(阵列基板)。

图19是表示有源矩阵基板的构成的电路图。另外，图20是表示有源矩阵基板的构成的平面图。

如图19所示，阵列基板在显示部(显示区域)内具有配置在Y方向上的多根数据线DL(源线)和配置在X方向上的多根栅线GL。另外，各像素以矩阵状多个配置在数据线DL与栅线GL的交点处。该像素具有像素电极PE和薄膜晶体管T。例如，数据线DL由数据线驱动电路DDC驱动，另外，栅线GL由栅线驱动电路GDC驱动。

如图20所示，例如，薄膜晶体管T的栅电极GE与在X方向上延伸的栅线GL连接。这里，栅电极GE与栅线GL成为一体。在该栅电极GE的上层隔着栅绝缘膜配置有半导体膜(MO)，在该半导体膜(MO)的两侧配置有源、漏电极SD。源、漏电极SD中，例如源电极(图20中的左侧)与在Y方向上延伸的数据线DL连接，漏电极(图20中的右侧)与像素电极PE连接。

通过在这样的阵列基板与形成有对电极的对向基板之间密封液晶，从而形成显示器。

在显示器中，若扫描信号被供给至栅线GL，则薄膜晶体管T变成导通状态，通过该导通的薄膜晶体管T，将来自在图中Y方向上延伸的数据线DL的影像信号供给至像素电极PE。因此，由栅线GL与数据线DL选择的像素部成为显示状态。

这样，使用在实施方式1、2中说明的薄膜晶体管作为显示器的薄膜晶体管，从而能够提高显示器的特性。具体地说，如上所述，即使应用于被称为4K、8K的高清显示器中，并且薄膜晶体管随着像素尺寸的微细化而进行微细化，也能够确保每单位面积的电流值。换句话说，即使进行微细化也能够维持充分的晶体管特性，能够实现超高清显示器的高亮度、高对比度。

另外，上述中，在构成像素的薄膜晶体管T中应用了上述实施方式1、2的薄膜晶体管，但也可以作为上述的数据线驱动电路DDC、栅线驱动电路GDC中的逻辑电路应用上述实施方式1、2的薄膜晶体管。

另外，作为有机EL(电致发光)的背板用的薄膜晶体管，也可以使用上述实施方式1、2的薄膜晶体管。有机EL需要大电流驱动，适合使用上述实施方式1、2的薄膜晶体管。

以上，对于由本发明人等完成的发明根据其实施方式进行了具体说明，但本发明不限于上述实施方式，不言而喻在不脱离其宗旨的范围内能够进行各种变更。

例如，对于上述实施方式中所示的各膜的膜厚、成膜方法、加工(蚀刻)方法等，当然根据制造的器件所要求的特性，能够进行各种变更。另外，在不脱离发明宗旨的范围内，能够将某个实施方式的构成的一部分替换为其它实施方式的构成，另外，能够在某个实施方式的构成中添加其它实施方式的构成。另外，对于各实施方式的构成的一部分，能够进行其它构成的追加、删除、替换。

Claims

1.一种半导体装置，其具有：形成在基板上的栅电极、

在所述栅电极上隔着栅绝缘膜形成的由含有第1金属氧化物的半导体构成的第1半导体膜、

形成在所述第1半导体膜上的由含有第2金属氧化物的半导体构成的第2半导体膜、以及

形成在所述第2半导体膜上的源、漏电极，

所述第1金属氧化物至少含有In元素和O元素，

所述第2金属氧化物至少含有Zn元素和O元素，

所述第1半导体膜的端部与所述第2半导体膜的端部相比后退。

2.根据权利要求1所述的半导体装置，

在所述第2半导体膜下面的所述第1半导体膜的端部与所述第2半导体膜的端部之间具有空隙。

3.根据权利要求2所述的半导体装置，

所述第1半导体膜的载流子密度为1×10¹⁸cm^-3以上1×10²¹cm^-3以下，所述第2半导体膜的载流子密度为1×10¹⁵cm^-3以上1×10¹⁷cm^-3以下。

4.根据权利要求2所述的半导体装置，

所述第1金属氧化物含有ITO即铟锡复合氧化物、IZO即铟锌复合氧化物和IGZO即铟镓锌复合氧化物中的任一种。

5.根据权利要求4所述的半导体装置，

所述第2金属氧化物含有ZTO即锌锡复合氧化物。

6.一种半导体装置，其具有：形成在基板上的栅电极、

形成在所述第2半导体膜上的覆盖所述第2半导体膜的侧壁的源、漏电极，

所述第1金属氧化物至少含有In元素和O元素，

所述第2金属氧化物至少含有Zn元素和O元素，

所述第1半导体膜的端部与所述源、漏电极之间相离。

7.根据权利要求6所述的半导体装置，

在所述第2半导体膜下面的所述第1半导体膜的端部与所述源、漏电极之间具有空隙。

8.根据权利要求7所述的半导体装置，

9.根据权利要求7所述的半导体装置，

10.根据权利要求9所述的半导体装置，所述第2金属氧化物含有ZTO即锌锡复合氧化物。

11.一种半导体装置的制造方法，其具有如下工序：

(a)在基板上形成栅电极的工序，

(b)在所述栅电极上隔着栅绝缘膜形成由含有第1金属氧化物的半导体构成的第1半导体膜的工序，

(c)在所述第1半导体膜上形成由含有第2金属氧化物的半导体构成的第2半导体膜的工序，

(d)对所述第1半导体膜和所述第2半导体膜的层叠膜进行蚀刻的工序，以及

(e)在所述(d)工序后，在所述第2半导体膜上形成导电性膜，进行图案化，从而形成源、漏电极的工序，

所述(d)具有：(d1)使用第1蚀刻液对所述层叠膜进行蚀刻的工序，

(d2)所述(d1)工序后，从所述层叠膜的侧壁使用第2蚀刻液对第1半导体膜进行蚀刻的工序，

所述第1金属氧化物至少含有In元素和O元素，

所述第2金属氧化物至少含有Zn元素和O元素。

12.根据权利要求11所述的半导体装置的制造方法，

在所述(d2)工序中，所述第1半导体膜的端部与所述第2半导体膜的端部相比后退。

13.根据权利要求12所述的半导体装置的制造方法，

在所述(e)工序中，在所述第2半导体膜下面的所述第1半导体膜的端部与所述源、漏电极之间具有空隙。

14.根据权利要求11所述的半导体装置的制造方法，

15.根据权利要求14所述的半导体装置的制造方法，

所述第2金属氧化物含有ZTO即锌锡复合氧化物。

16.根据权利要求11所述的半导体装置的制造方法，

所述第1蚀刻液为含有草酸的液体。

17.根据权利要求11所述的半导体装置的制造方法，

所述第2蚀刻液为含有选自硝酸、硫酸、盐酸和氢氟酸中的酸的液体。