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CN107026158A - 基于沟槽的电荷泵装置 - Google Patents

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CN107026158A CN201611102854.6A CN201611102854A CN107026158A CN 107026158 A CN107026158 A CN 107026158A CN 201611102854 A CN201611102854 A CN 201611102854A CN 107026158 A CN107026158 A CN 107026158A
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Abstract

本发明涉及基于沟槽的电荷泵装置，其提供一种半导体装置，包括全耗尽绝缘体上硅(FDSOI)衬底及电荷泵装置，其中，该FDSOI衬底包括半导体块体衬底，且该电荷泵装置包括形成于该FDSOI衬底中及上的晶体管装置，以及形成于该半导体块体衬底中并与该晶体管装置电性连接的沟槽电容器。本发明还提供一种半导体装置，包括：半导体块体衬底，包括第一源/漏区的第一晶体管装置，包括第二源/漏区的第二晶体管装置，包括第一内电容器电极及第一外电容器电极的第一沟槽电容器，以及包括第二内电容器电极及第二外电容器电极的第二沟槽电容器，其中，该第一内电容器电极与该第一源/漏区连接，且该第二内电容器电极与该第二源/漏区连接。

Description

基于沟槽的电荷泵装置
技术领域
本发明大致涉及集成电路及半导体装置领域，尤其涉及电荷泵装置的形成，尤其是用以对FDSOI(全耗尽绝缘体上硅)晶体管装置反偏压(back-biasing)的电荷泵装置的形成。
背景技术
制造例如CPU(中央处理单元)、储存装置、ASIC(专用集成电路；applicationspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件。在多种电子电路中，场效应晶体管代表一种重要类型的电路元件，其基本确定该集成电路的性能。一般来说，目前实施多种制程技术来形成场效应晶体管(field effect transistor；FET)，其中，对于许多类型的复杂电路，金属氧化物半导体(metal-oxide-semiconductor；MOS)技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如CMOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个N沟道晶体管和P沟道晶体管。
目前，作为块体装置的替代，FET也构建于绝缘体上硅(silicon-on-insulator；SOI)衬底上，尤其全耗尽绝缘体上硅(fully depleted silicon-on-insulator；FDSOI)衬底上。该FET的沟道形成于通常包括或由硅材料制成的薄半导体层中，其中，该半导体层形成于绝缘层、掩埋氧化物(buried oxide；BOX)层上，该绝缘层、掩埋氧化物层形成于半导体块体衬底上。由半导体装置激进的尺寸缩小引起的一个严重问题必定是漏电流的发生。由于漏电流依赖于FET的阈值电压，因此衬底偏压(反偏压(back biasing))可降低泄漏功率。通过这种先进的技术，对衬底或适当的阱进行偏压以提升晶体管阈值，从而降低漏电流。在P沟道MOS(PMOS)装置中，晶体管的基体(body)被偏压为高于正供应电压VDD的电压。在N沟道MOS(NMOS)装置中，晶体管的基体被偏压为低于负供应电压VSS的电压。与标准单元的网格类似，连接单元(tap cell)的网格通常被用于集成电路设计中，以提供晶体管的基体偏压。该连接单元必须在提供偏压电压的网络与驻留于SOI(尤其FDSOI)衬底的BOX层下方的P+/N+区之间建立电性连接。各标准单元行必须具有至少一个(基体-或阱-)连接单元。不过，设计人员通常习惯以规则间隔每一特定距离在标准单元行中布置一个连接单元。
为偏压NMOS及PMOS晶体管装置的背栅极(back gate)，需要通过电荷泵来产生电压，该电荷泵是输出VSS及VOUT的定制块(custom block)。图1显示在无需任何电感器或二极管的情况下提供DC-DC转换的原型电路元件。这里所述的电荷泵专用于产生低达-VDD的电压(其中VDD是外部供应电压)，因而对于实现从-VDD至VDD的背栅极范围是必须的。从本实施例可容易地导出延伸该范围超过这些设置的其它电荷泵。
如图1中所示的电路元件包括四个开关S1、S2、S3及S4，电容器C1及C2，以及二极管D，以及电压输入源V+及电压输出VOUT。振荡器(图1中未显示)提供控制信号，从而驱动四个开关S1、S2、S3及S4的周期性开关。于操作时，在第一半周期中，闭合S1及S3将电容器C1充电至V+。在第二半周期中，S1及S3打开且S2及S4闭合。由此，C1的正端接地且负端与VOUT连接。然后，C1与电容C2并联。如果C2两端的电压小于C1两端的电压，则电荷从C1流向C2，直至C2两端的电压达到V+的负值(在不存在负载的情况下)。通过在外部连接中作适当改变，该输出电压可例如为该输入电压的倍数或分数。
在现有技术中，例如，基于图1中所示的配置实现的电荷泵包括平面电容器以及额外的晶体管装置。形成于半导体装置的SOI区域中的隔离平面电容器的确需要大量空间(大间距规则)。对大空间的需求在半导体技术激进的总体缩小过程中变得越来越不利。
针对上述情形，本发明提供一种设置包括电容器的电荷泵装置的技术，与现有技术相比，其对SOI装置中所覆盖的空间面积具有较低需求。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本文所揭示的发明主题涉及形成包括晶体管装置的半导体装置，尤其是具有(MOS)FET的集成电路，其包括用以反偏压(back biasing)该晶体管装置的构件。
本发明提供一种半导体装置，该半导体装置包括全耗尽绝缘体上硅(fullydepleted silicon-on-insulator；FDSOI)衬底及电荷泵装置，其中，该FDSOI衬底包括半导体块体衬底。该电荷泵装置包括形成于该FDSOI衬底中及上的晶体管装置，以及形成于该半导体块体衬底中并与该晶体管装置电性连接的沟槽电容器。通过该连接的晶体管装置与沟槽电容器来形成该电荷泵装置，从而可实现该电荷泵装置的小型化设计，其与现有技术中已知的电荷泵相比所需要的空间较少。
另外，本发明提供一种半导体装置(尤其电荷泵装置)，该半导体装置具有：半导体块体衬底，包括第一源/漏区的第一晶体管装置，包括第二源/漏区的第二晶体管装置，包括第一内电容器电极及第一外电容器电极的第一沟槽电容器，以及包括第二内电容器电极及第二外电容器电极的第二沟槽电容器。该第一内电容器电极与该第一源/漏区连接，且该第二内电容器电极与该第二源/漏区连接，该第一外电容器电极及该第二外电容器电极可与该半导体块体衬底连接。
而且，本发明提供一种半导体装置(尤其电荷泵装置)，该半导体装置具有：包括第一内电容器电极及第一外电容器电极的第一沟槽电容器，包括第二内电容器电极及第二外电容器电极的第二沟槽电容器，第一开关装置，以及第二开关装置。该第一内电容器电极与该第二外电容器电极通过该第一开关装置可相互连接，且该第一外电容器电极与该第二内电容器电极通过该第二开关装置可相互连接。该第一与该第二沟槽电容器通过该第一及第二开关装置相互电性交叉耦接。该第一内电容器电极与该第二外电容器电极之间的电性连接通过闭合该第一开关装置建立，且该第一外电容器电极与该第二内电容器电极之间的电性连接通过闭合该第二开关装置建立。该第一开关装置可包括或由晶体管装置组成，且该第二沟槽电容器可包括或由另一个晶体管装置组成，其中，尤其，该些晶体管装置可共用共栅极电极(多晶线)。
而且，本发明提供一种制造半导体装置(尤其电荷泵装置)的方法，该方法包括步骤：提供半导体衬底，该半导体衬底包括半导体块体衬底、形成于该半导体块体衬底上的掩埋氧化物层以及形成于该掩埋氧化物层上的半导体层；在该半导体衬底中及上方形成第一晶体管装置及第二晶体管装置；以及至少部分地在该半导体衬底中形成第一及第二沟槽电容器。形成该第一晶体管装置包括在该半导体层上形成第一抬升式源/漏区且形成该第二晶体管装置包括在该半导体层上形成第二源/漏区，以及形成该第一沟槽电容器包括形成与该第一源/漏区接触的第一内电容器电极以及至少部分位于该半导体衬底中的第一外电容器电极，且形成该第二沟槽电容器包括形成与该第二源/漏区接触的第二内电容器电极以及至少部分位于该半导体衬底中的第二外电容器电极。
附图说明
结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记识别类似的元件，以及其中：
图1显示依据现有技术可用于电荷泵中的基本电路元件；
图2显示依据本发明的一个例子的电荷泵配置；
图3a至3d显示实现与图2中所示的配置类似的配置的半导体装置的例子；
图4a至4f显示依据本发明的一个例子制造半导体装置的流程；以及
图5a至5e显示形成于示例半导体装置的晶圆块体与抬升式源/漏区之间的电性接触的例子。
尽管本文所揭示的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，本文对特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。
下面的实施例经充分详细说明以使本领域的技术人员能够使用本发明。应当理解，基于本发明，其它实施例将显而易见，并可作系统、结构、制程或机械的改变而不背离本发明的范围。在下面的说明中，给出具体标号的细节以供充分理解本发明。不过，显而易见的是，本发明的实施例可在不具有该些特定细节的情况下实施。为避免模糊本发明，一些已知的电路、系统配置、结构配置以及制程步骤未作详细揭示。
现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种技术，例如NMOS、PMOS、CMOS等，并很容易应用于各种装置，包括但不限于逻辑装置、SRAM装置等，尤其是在用以制造集成电路(IC)的FDSOI技术的背景下。一般来说，本文中说明其中可形成反(衬底)偏压N沟道晶体管和/或P沟道晶体管的制造技术及半导体装置。该制造技术可集成于CMOS制程中。本文中所述的技术及工艺可用以制造MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置，以及CMOS集成电路装置。尤其，本文中所述的制程步骤与形成集成电路(包括平面式及非平面式集成电路)的栅极结构的任意半导体装置制程结合使用。尽管术语“MOS”通常是指具有金属栅极电极及氧化物栅极绝缘体的装置，但该术语在全文中用以指包括位于半导体块体衬底上方的栅极绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅极电极(无论是金属还是其它导电材料)的任意半导体装置。
一般来说，本发明提供包括沟槽电容器的电荷泵装置，其尤其适于动态反偏压晶体管装置，例如动态反偏压FDSOI(MOS)FET。
图2显示依据本发明的一个例子的电荷泵配置10。电荷泵配置10包括具有内电极11a及外电极11b的第一沟槽电容器11，以及具有内电极12a及外电极12b的第二沟槽电容器12。另外，电荷泵配置10包括第一开关13、第二开关14、第三开关15以及第四开关16。全部四个开关13、14、15及16都可通过晶体管装置实现。第三及第四(晶体管)开关15及16可通过共栅极电极17耦接。第一开关13提供与VDD的电性连接且第二开关14提供与地的电性连接。第三开关15提供第一沟槽电容器11的内电极11a与第二沟槽电容器12的外电极12b的电性连接，且第四开关16提供第一沟槽电容器11的外电极11b与第二沟槽电容器12的内电极12a的电性连接。换句话说，第一及第二沟槽电容器11及12的内外电极11a、11b、12a及12b通过第三及第四开关15及16而彼此交叉耦接。于操作时，可控制开关13、14、15及16以获得例如-VDD的输出电压VOUT。
图3a至3d中显示实现图2中所示的配置的半导体装置100的例子。图3a显示半导体装置100的顶视图，且图3b、3c及3d显示半导体装置100的剖视图。半导体装置100包括分别形成于第一半导体层23及第二半导体层35上及中的第一晶体管开关(开关晶体管)21及第二晶体管开关(开关晶体管)22。第一半导体层23及第二半导体层35提供晶体管开关21及22的沟道区。要注意的是，半导体层23和/或半导体层35可分别在晶体管开关21及22的沟道区中包括嵌埋SiGe材料。晶体管开关21及22共用共栅极(多晶线)24。可设置位于晶体管开关21及22的栅极24的侧壁处的侧间隙壁，例如多层侧间隙壁，以及位于栅极24与主动半导体层22及35之间的栅极介电质(出于简化而未显示)。
而且，半导体层100包括第一电容器25及第二电容器26。第一电容器25的内电极27与第一开关晶体管21的(抬升式)源或漏区28电性连接，且第二电容器26的外电极29与晶圆块体30电性连接。类似地，第一电容器25的外电极31与晶圆块体30电性连接，且第二电容器26的内电极32与第二开关晶体管22的(抬升式)源或漏区33电性连接。该整个结构通过隔离区40(例如包括形成于该晶圆中的浅沟槽隔离(shallow trench isolation；STI))与其它装置隔离。尤其，半导体装置100可为具有形成于掩埋氧化物层34上的全耗尽半导体层35的FDSOI装置。掩埋氧化物层34可由与隔离区40相同的材料制成，例如二氧化硅。第一及第二电容器25及26的内电极27、32与外电极29、31分别通过电容器介电层36及37而相互隔离。
而且，在晶圆块体30与第一开关晶体管21及第二开关晶体管22的源/漏区28、33之间形成电性接触50。下面参照图5a至5c详细说明该些接触。由于接触50，第二电容器26的外电极29得以与第一晶体管开关21的源/漏区33电性连接，且第一电容器25的外电极31得以与第二晶体管开关22的源/漏区28电性连接。总之，电容器25与26通过第一及第二晶体管开关21及22交叉耦接(也参见图2)。
依据图2及3a至3d中所示的例子，可设置电荷泵，其包括通过共用共控制栅极的晶体管开关交叉耦接的沟槽电容器。通过所提供的配置，电荷泵装置所占据的SOI晶圆中的空间面积与传统技术相比可显着降低。
图4a至4f中显示依据本发明制造包括电荷泵的半导体装置的流程。例如，通过此流程可形成与图3a至3c中所示的半导体装置100类似的半导体装置。图4a显示处于一个制造阶段中的半导体装置100，其中，该半导体装置包括半导体块体衬底101以及形成于半导体块体衬底101上方的半导体层102。块体半导体衬底101可为硅衬底，尤其单晶硅衬底。在半导体块体衬底101中可注入N阱和/或P阱区。也可使用其它材料来形成该半导体衬底，例如锗、硅锗、磷酸镓、砷化镓等。半导体层102可由任意适当的半导体材料组成，例如硅、硅/锗、硅/碳、其它II-VI或III-V族半导体化合物以及类似物。半导体层102可具有适于形成全耗尽场效应晶体管的厚度，例如在约5至8纳米范围内的厚度。尤其，半导体层102可包括嵌埋式应变诱发或应变材料，例如SiGe材料，以在FET的沟道区中诱发应变。
在半导体层102上方形成FET的栅极电极103。在栅极电极103与半导体层102之间可形成栅极介电质(未显示)。栅极电极层103可包括金属栅极。该金属栅极的材料可依赖于将要形成的该晶体管装置是P沟道晶体管还是N沟道晶体管。在该晶体管装置为N沟道晶体管的实施例中，该金属可包括La、LaN或TiN。在该晶体管装置为P沟道晶体管的实施例中，该金属可包括Al、AlN或TiN。该金属栅极可包括功函数调整材料，例如TiN。尤其，该金属栅极可包括包括适当过渡金属氮化物的功函数调整材料，例如周期表中第4-6族的那些，包括例如氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化铌(NbN)、氮化钒(VN)、氮化钨(WN)以及类似物，具有约1至60纳米的厚度。而且，通过添加杂质例如Al、C或F可调整该金属栅极的有效功函数。此外，金属电极层103可包括位于该金属栅极的顶部的多晶硅栅极。在栅极电极103的侧壁可形成例如包括二氧化硅和/或氮化硅的侧间隙壁(未显示)。
在半导体层102上形成抬升式源/漏区104。抬升式源/漏区104的形成可包括在半导体层102上外延生长半导体材料，以及在该外延生长之后或期间对该半导体材料适当掺杂。应当注意，可阻止抬升式源/漏区104的材料在半导体层102被移除的区域中的半导体块体衬底101的表面上的外延生长(见图4a的右侧)，以可靠地避免将要构建的电容器短路(另见下面的说明)。
在抬升式源/漏区104上可形成例如由NiSi组成的硅化物层105。为此目的，可在抬升式源/漏区104上沉积金属层并可执行退火制程以启动该金属层的金属与抬升式源/漏区104的半导体材料之间的化学反应。已知该硅化制程改进抬升式源/漏区104的电性接触。在所示例子中，硅化物层105也形成于半导体块体衬底101的部分上。原则上，它也可形成于栅极电极103的顶部上。
而且，半导体装置100包括隔离结构106，该隔离结构包括浅沟槽隔离(STI)107。掩埋氧化物层108也有助于隔离结构106，该隔离结构在所有所示区域中可由相同材料例如二氧化硅形成。掩埋氧化物层108可包括介电材料，例如二氧化硅，且可为具有约10至20纳米范围内的厚度的超薄掩埋氧化物(ultra-thin buried oxide；UT-BOX)。半导体块体衬底101、掩埋氧化物层108以及半导体层102可构成FDSOI衬底。
例如，可提供包括半导体块体衬底101、掩埋氧化物层108以及半导体层102的(FD)SOI晶圆，在该(FD)SOI晶圆上方可形成栅极电极103，抬升式源/漏区104及硅化物层105以及STI 107可通过蚀刻沟槽进入该半导体层102、BOX层108以及半导体块体衬底101并用介电材料填充该沟槽来形成，随后，在整个配置上方沉积隔离层并抛光，以形成隔离结构106。
如图4b中所示，在图4a中所示的配置上方(例如在隔离结构106上)形成硬掩膜110，例如氮化物掩膜。在硬掩膜110上形成光阻层111，以通过光刻图案化该硬掩膜，也就是，例如通过蚀刻移除透过光阻层111的开口暴露的硬掩膜110的材料，并通过使用图案化硬掩膜110作为蚀刻掩膜在该结构中蚀刻沟槽120，如图4c中所示。
图4c显示移除图案化硬掩膜110及光阻层111以后的半导体装置100。硬掩膜110经图案化以形成穿过隔离结构106而不接触抬升式源/漏区104的右侧沟槽120并部分形成穿过抬升式源/漏区104的左侧沟槽120。形成该右侧沟槽120以使其右侧壁与形成于半导体块体衬底101上的硅化物层105接触。
图4d显示处于进一步发展的制造阶段中的半导体装置100。在图4c中所示的沟槽120内形成外电容器电极层130，例如包括或由金属材料组成的层。例如，沉积TiN材料来形成外电容器电极层130。在形成外电容器电极层130以后，在沟槽中填充伪材料140，凹入该填充沟槽至约掩埋氧化物层108的高度，以及移除外电容器电极层130的多余材料，从而获得如图4d中所示的半导体装置100。
在移除外电容器电极层130的多余材料以后，移除伪材料140。在移除伪材料140以后，在外电容器电极层130上形成电容器介电层(节点)150，在电容器介电层150上形成内电容器电极层160(例如金属层)，以及在凹入至掩埋氧化层108的上表面并移除电容器介电层150的多余材料以后，形成处于如图4e中所示的制造阶段中的半导体装置100。电容器介电层150可由具有高于二氧化硅的介电常数的高k材料形成，例如k>3或5。外电容器电极层130及内电容器电极层160都与半导体层102隔离。该右侧电容器结构的外电容器电极层130与形成于半导体块体衬底101上的硅化物层105接触，该硅化物层可表示用以反偏压晶体管装置的连接单元(tap cell)的阱连接接触(well tap contact)。
在移除电容器介电层150的多余材料以后，沉积内电容器电极160的额外材料(或者不同的含金属材料)，以延伸内电容器电极160，使其与抬升式源/漏区104以及形成于源/漏区104上的硅化物层105接触，如图4f中所示。由于在内电容器电极160与抬升式源/漏区104之间形成直接(电性)接触，因此无须形成现有技术的电荷泵装置中所必须的额外金属桥。与传统形成的电荷泵装置相比，以沟槽电容器的形式实现电容器可节约空间。
如上面参照图2所述，在示例电荷泵配置的晶圆块体30与第一开关晶体管21及第二开关晶体管22的源/漏区28、33之间形成电性接触50。此类接触必须例如在图4a至4f中所示的半导体块体衬底101的表面上所形成的硅化物层105与抬升式源/漏区104之间形成。
图5a至5e显示实现这些电性接触(例如图2中所示的电性接触50)的例子。图5a显示包括SOI衬底200的配置，该SOI衬底包括半导体块体衬底210、形成于半导体块体衬底210上的掩埋氧化物层220、以及形成于掩埋氧化物层220上的半导体层225。在半导体层225上形成抬升式源/漏区230。在抬升式源/漏区230上以及在半导体块体衬底210的暴露表面上设置通过等离子体增强型原子沉积形成的硅化物层240及可选氮化物层250。SOI衬底200与移除掩埋氧化层220及半导体层230的半导体块体衬底210的区域通过隔离层260相互隔开。隔离层260可为STI的部分。在等离子体增强型氮化物层250上形成另一个隔离层270。例如，可如上参照图4a所述选择该些不同层的材料(同样适用于下面参照图5b至5e所述的例子)。尤其，半导体块体衬底210、半导体层225以及抬升式源/漏区230可包括硅，隔离层220、260、270可包括二氧化硅，以及硅化物层240可包括NiSi。
在图5a中所示的例子中，半导体块体衬底210的暴露表面上所形成的硅化物层240与抬升式源/漏区230上所形成的硅化物层240之间的接触通过矩形接触(Carec)280形成。例如，在打开隔离层270并部分移除等离子体增强型氮化物层250以暴露分别形成于抬升式源/漏区230及半导体块体衬底210上的硅化物层240的部分以后，可通过沉积含金属材料来形成Carec 280。图5b显示一个替代版本，其中，半导体块体衬底210与抬升式源/漏区230之间的电性接触通过两个规则接触284设置，该两个规则接触通过形成于上方金属化层例如第一金属化(互连)层中的导电结构288相互电性连接。
图5c及5d显示替代例子，其中，半导体块体衬底210与抬升式源/漏区230之间的电性接触透过单个规则接触286设置。图5c及5d分别显示包括SOI衬底200的配置，该SOI衬底包括半导体块体衬底210、形成于半导体块体衬底210上的掩埋氧化物层220、以及形成于掩埋氧化物层220上的半导体层225。在半导体层225上形成抬升式源/漏区230。在抬升式源/漏区230上以及半导体块体衬底210的暴露表面上设置硅化物层240及氮化物层250。例如，氮化物层250可为通过原子层沉积形成的TiN层或通过等离子体增强型化学气相沉积形成的Si3N4。在氮化物层250上方形成隔离层270。在图5c中所示的例子中，穿过隔离层270、等离子体增强型氮化物层250、半导体层225以及掩埋氧化物层220形成规则接触286。
而且，形成与硅化物层240接触的规则接触286，该接触的一部分形成于掩埋氧化物层220及半导体层225的侧表面上。硅化抬升源/漏区230与半导体块体衬底210的硅化表面之间的电性接触通过经由硅化物层240及等离子体增强型氮化物层250的接触286实现。其同样适用于图5d中所示的例子，其中，接触286部分形成于SOI衬底200的侧壁上、抬升式源/漏区230上所形成的硅化物层240的表面上，以及部分形成于半导体块体衬底210的表面上所形成的硅化物层240的表面上。
图5e显示一个替代例子，其中，在没有额外接触元件的情况下设置半导体块体衬底210与抬升式源/漏区230之间的电性接触。此例子与前面例子的基本不同之处在于在半导体块体衬底210的表面上形成表示接触元件的额外部分源/漏区235并在额外部分源/漏区235上设置例如通过等离子体增强型原子沉积形成的硅化物层240及可选氮化物层250。换句话说，在此情况下的电性接触通过在抬升式源/漏区230、额外部分源/漏区235及半导体块体衬底210上方连续形成的硅化物层240及可选氮化物层250来设置。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明不限于本文所示架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，下面的权利要求规定本发明的保护范围。

Claims (20)

1.一种包括全耗尽绝缘体上硅(FDSOI)衬底及电荷泵装置的半导体装置，其中：
该全耗尽绝缘体上硅衬底包括半导体块体衬底；以及
该电荷泵装置包括：
晶体管装置，形成于该全耗尽绝缘体上硅衬底中及上；以及
沟槽电容器，形成于该半导体块体衬底中并与该晶体管装置电性连接。
2.一种半导体装置，包括：
半导体块体衬底；
第一晶体管装置，包括第一源/漏区；
第二晶体管装置，包括第二源/漏区；
第一沟槽电容器，包括第一内电容器电极及第一外电容器电极；以及
第二沟槽电容器，包括第二内电容器电极及第二外电容器电极；
其中，该第一内电容器电极与该第一源/漏区连接，且该第二内电容器电极与该第二源/漏区连接。
3.如权利要求2所述的半导体装置，其中，该第一外电容器电极及该第二外电容器电极与该半导体块体衬底连接。
4.如权利要求2所述的半导体装置，其中，该第一及第二晶体管装置共用共栅极电极。
5.如权利要求2所述的半导体装置，其中，该第一及第二晶体管装置包括沟道区，且该沟道区形成于在该半导体块体衬底上形成的掩埋氧化物层上所形成的半导体层中。
6.如权利要求2所述的半导体装置，其中，该第一及第二源/漏区的至少其中一个为抬升式源/漏区。
7.如权利要求2所述的半导体装置，其中，该第一及第二晶体管装置形成于该半导体块体衬底中及上方，且该第一及第二沟槽电容器至少部分形成于该半导体块体衬底中。
8.如权利要求2所述的半导体装置，其中，该第一外电容器电极与形成于该半导体块体衬底的第一部分上的第一硅化物层连接，且该第二外电容器电极与形成于该半导体块体衬底的第二部分上的第二硅化物层连接。
9.如权利要求2所述的半导体装置，其中，该第一内电容器电极与形成于该第一源/漏区上的第一硅化物层连接，且该第二内电容器电极与形成于该第二源/漏区上的第二硅化物层连接。
10.如权利要求2所述的半导体装置，其中，在该半导体块体衬底的部分上形成硅化物层，且该硅化物层通过第一电性接触与该第一源/漏区连接，并通过第二电性接触与该第二源/漏区连接。
11.一种具有依据权利要求2所述的半导体装置的集成电路，还包括形成于该半导体块体衬底中及上方的第三晶体管装置，以及其中，该半导体装置可操作成反偏压该第三晶体管装置。
12.一种半导体装置，包括：
第一沟槽电容器，包括第一内电容器电极及第一外电容器电极；
第二沟槽电容器，包括第二内电容器电极及第二外电容器电极；
第一开关装置；以及
第二开关装置；
其中，该第一内电容器电极与该第二外电容器电极通过该第一开关装置可相互连接；以及
其中，该第一外电容器电极与该第二内电容器电极通过该第二开关装置可相互连接。
13.如权利要求12所述的半导体装置，其中，该第一开关装置为第一晶体管装置且该第二开关装置为第二晶体管装置，以及其中，该第一及第二开关装置共用共栅极电极。
14.如权利要求12所述的半导体装置，还包括输入电压源、第三开关装置及第四开关装置，以及其中，该第一内电容器电极及该第一开关装置通过该第三开关装置可与该输入电压源连接，且该第一外电容器电极通过该第四开关装置可与地连接。
15.一种制造半导体装置的方法，包括：
提供半导体衬底，该半导体衬底包括半导体块体衬底、形成于该半导体块体衬底上的掩埋氧化物层以及形成于该掩埋氧化物层上的半导体层；
在该半导体衬底中及上方形成第一晶体管装置及第二晶体管装置；以及
至少部分地在该半导体衬底中形成第一及第二沟槽电容器；
其中，形成该第一晶体管装置包括在该半导体层上形成第一源/漏区且形成该第二晶体管装置包括在该半导体层上形成第二源/漏区；以及
其中，形成该第一沟槽电容器包括形成与该第一源/漏区接触的第一内电容器电极以及至少部分位于该半导体衬底中的第一外电容器电极，且形成该第二沟槽电容器包括形成与该第二源/漏区接触的第二内电容器电极以及至少部分位于该半导体衬底中的第二外电容器电极。
16.如权利要求15所述的方法，其中，形成该第一晶体管装置包括在该半导体衬底上方形成第一栅极介电质且形成该第二晶体管装置包括在该半导体衬底上方形成第二栅极介电质，以及其中，形成该第一及第二晶体管装置包括在该第一及第二栅极介电质上方形成连续电极层。
17.如权利要求15所述的方法，其中，在形成该第一及第二晶体管装置以后形成该第一及第二沟槽电容器，以及其中，所述形成该第一及第二沟槽电容器包括在该半导体衬底中形成第一及第二沟槽，在该第一沟槽中形成该第一内外电容器电极，以及在该第二沟槽中形成该第二内外电容器电极，以使该第一内电容器电极与该第一源/漏区接触且该第二内电容器电极与该第二源/漏区接触。
18.如权利要求15所述的方法，还包括该第一源/漏区上的第一硅化物层与该第一内电容器电极接触以及该第二源/漏区上的第二硅化物层与该第二内电容器电极接触。
19.如权利要求15所述的方法，还包括在该半导体块体衬底的第一部分上形成第一硅化物层，在该半导体块体衬底的第二部分上形成第二硅化物层，在该第一源/漏区与该第一硅化物层之间形成第一电性接触，以及在该第二源/漏区与该第二硅化物层之间形成第二电性接触。
20.如权利要求15所述的方法，还包括在该半导体衬底中及上方形成第三晶体管装置，形成至该半导体衬底中所形成的该第三晶体管装置的区域用以反偏压该第三晶体管装置的连接单元的连接接触，以及将该第一沟槽电容器的该第一外电容器电极或该第二沟槽电容器的该第二外电容器电极与该连接接触接触。
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