CN107026121A - 阵列基板的制备方法、阵列基板及显示装置 - Google Patents
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Abstract
本发明公开了阵列基板的制备方法、阵列基板及显示装置。该阵列基板的制备方法包括:在衬底上沉积非金属层;在非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线。在本发明中,将非金属层作为界面修饰层,解决了由于第一金属层与衬底之间的附着性较差导致的第一金属层容易从衬底上剥离的问题;并且因为非金属层不导电,不会导致相关电路出现意外短路或其它功能失常的问题;另外,本发明没有引入阻挡金属,采用第一金属层代替复合金属导线参与导电,降低了电阻率,提升电信号的传输速度,可以提升相关电路的响应速度,从而容易从整体上提升阵列基板的响应速度。
Description
技术领域
本发明涉及显示领域,具体而言,本发明涉及阵列基板的制备方法、阵列基板及显示装置。
背景技术
随着科技的不断进步,LCD(Liquid Crystal Display,液晶显示器)因为具有轻薄、无辐射、能耗小等优点,被应用在现代用户生活的多个方面,例如,电视屏幕、电脑屏幕、手机屏幕等,给用户的生活带来了方便。
TFT-LCD(Thin Film Transistor-Liquid Crystal Display,薄膜晶体管液晶显示器)是常用的一种液晶显示器,主要依靠薄膜晶体管(TFT)供电调节液晶分子的偏转方向,并利用彩色滤光片(ColorFilter)等,使液晶显示屏显示不同画面。薄膜晶体管液晶显示器的阵列基板上分布有金属导线构成的信号线,例如,栅线,通常为了解决薄膜晶体管中电阻所造成的电阻/电容的延迟效应,会采用具有较低电阻率和较高抗电迁移能力的金属导线,例如,铜导线。
采用现有技术制备阵列基板中的铜导线(例如,栅线)时,铜在高温的条件下很容易与衬底中的硅发生化学反应,生成诸如硅化铜(CuSi3)等产物,从而产生很高的接触电阻,而且,铜与衬底之间的附着性较差,容易从衬底上剥离;为了解决这两问题,现有技术会在衬底与铜导线之间沉积阻挡金属(例如,钼或钛等),将铜与阻挡金属组合为复合金属导线。
上述阵列基板中的复合金属导线的制备方法为:首先,在衬底依次沉积阻挡金属和铜膜,其次,采用刻蚀液对阻挡金属和铜膜进行刻蚀处理,从而制备出复合金属导线。然而,本发明的发明人发现,通常同一种刻蚀液对不同金属的刻蚀速率不同,在实际应用中,通常选用主要针对铜的刻蚀液对复合金属进行刻蚀处理,这样,很容易导致对阻挡金属的刻蚀不彻底,使阻挡金属残留在衬底上,而残留的阻挡金属很容易导致相关电路出现意外短路或其它功能失常等问题,严重影响阵列基板的成品率;而且,通常阻挡金属的电阻比较大,这样,铜与阻挡金属形成的复合金属导线的综合面电阻要大于纯铜导线的面电阻,不能完全体现采用铜导线在低电阻率方面的优势,因此,现有技术制备的阵列基板中仍然会有严重的电阻/电容的延迟效应,降低了相关电路的响应速度,从而也降低了整个阵列基板的响应速度。
发明内容
本发明针对上述现有技术制备阵列基板中的金属导线的缺点,提出了一种阵列基板的制备方法、阵列基板及显示装置,用于解决上述现有技术中由于对阻挡金属的刻蚀不彻底,导致相关电路出现意外短路或其它功能失常的问题,以及解决现有技术中由于阻挡金属的电阻较高,导致复合金属导线的电阻较高所造成的延迟效应。
本发明的实施例根据第一个方面,提供了一种阵列基板的制备方法,包括:
在衬底上沉积非金属层;
在非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线。
优选地,在衬底上沉积非金属层之后,还包括:
对非金属层进行图形化处理,使非金属层的远离衬底的一侧形成凹槽。
优选地,在非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线,具体包括:
在图形化后的非金属层上沉积第一金属层,使第一金属层覆盖并填充凹槽;
对第一金属层进行图形化处理,去除非金属层的远离衬底的一侧的除凹槽之外所覆盖的第一金属层,使嵌在凹槽处的第一金属层形成信号线。
优选地,对非金属层进行图形化处理,包括:
在非金属层上涂覆光刻胶,并对光刻胶进行预烘干处理;
预烘干处理后,通过预置掩模板对光刻胶进行曝光处理;
曝光处理后,对光刻胶进行显影处理,使光刻胶图形化,并通过后烘干处理固化图形化后的光刻胶;
将图形化后的光刻胶作为掩膜板,对非金属层进行刻蚀处理,使非金属层的远离衬底的一侧形成凹槽。
优选地,在对第一金属层进行图形化处理之后,还包括:
在信号线和非金属层上沉积绝缘层,并在绝缘层上沉积有源层,对有源层进行图形化处理;
在图形化后的有源层和绝缘层上沉积第二金属层,并对第二金属层进行图形化处理,形成源极和漏极。
优选地,非金属层的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
第一金属层的材料为铜。
优选地,非金属层的厚度范围为100~400纳米。
本发明实施例根据第二个方面,还提供了一种阵列基板,包括:
衬底、非金属层、以及信号线,其中:
非金属层,覆盖于衬底上;
信号线,设置于非金属层的远离衬底的一侧。
优选地,非金属层的远离衬底的一侧设置有凹槽,信号线嵌在凹槽处。
优选地,本发明实施例根据第二个方面提供的阵列基板,还包括:
绝缘层、有源层、源极和漏极,其中:
绝缘层,覆盖于信号线和非金属层上;
有源层,设置于绝缘层的远离信号线的一侧;
源极和漏极,设置于绝缘层和有源层的远离信号线或非金属层的一侧。
优选地,非金属层的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
信号线的制备材料为铜。
本发明实施例根据第三个方面还提供了一种显示装置,包括:本发明实施例提供的任一阵列基板。
在本发明实施例提供的阵列基板的制备方法中,首先,在衬底上沉积非金属层,其次,在非金属层上沉积第一金属层,并对第一金属层图形化处理,使第一金属层形成多条阵列排布的信号线。在本发明实施例中,在第一金属层和衬底上之间沉积非金属层,将非金属层作为界面修饰层,不仅解决了由于第一金属层与衬底之间的附着性较差导致的第一金属层容易从衬底上剥离的问题;而且因为非金属层不导电,不会对信号线的制备造成影响,所以也无需对非金属层进行刻蚀处理,因此,本发明实施例可以避免现有技术中由于对阻挡金属的刻蚀不彻底而导致的相关电路出现意外短路或其它功能失常的问题。
另外,本发明实施例在制备信号线时,没有引入阻挡金属,直接采用第一金属层代替复合金属导线参与导电,降低了电阻率,提升电信号的传输速度,可以提升相关电路的响应速度,从而容易从整体上提升阵列基板的响应速度。
本发明附加的方面和优点将在下面的描述中部分给出,这些将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解,其中:
图1为本发明的提供的阵列基板的制备方法的流程示意图;
图2为本发明实施例1提供的一种阵列基板的制备方法的流程示意图;
图3为本发明实施例1提供的一种在衬底上沉积非金属层和第一金属层的示意图;
图4为本发明实施例1提供的一种在第一金属层涂覆光刻胶的示意图;
图5为本发明实施例1提供的一种对光刻胶进行曝光处理的示意图;
图6为本发明实施例1提供的一种利用图形化后的光刻胶对第一金属层进行刻蚀处理的示意图;
图7为本发明实施例1提供的一种对第一金属层刻蚀处理后的阵列基板的示意图;
图8为本发明实施例2提供的另一种阵列基板的制备方法的流程示意图;
图9为本发明实施例2提供的一种对非金属层进行图形化处理的流程示意图;
图10为本发明实施例2提供的一种对光刻胶进行曝光处理的示意图;
图11为本发明实施例2提供的一种利用图形化后的光刻胶对非金属层进行刻蚀处理的示意图;
图12为本发明实施例2提供的一种对非金属层刻蚀处理后的阵列基板的示意图;
图13为本发明实施例2提供的一种在图形化后的非金属层上沉积第一金属层的示意图;
图14为本发明实施例2提供的一种利用图形化后的光刻胶对第一金属层进行刻蚀处理的示意图;
图15为本发明实施例2提供的一种对第一金属层刻蚀处理后的阵列基板的示意图;
图16为本发明实施例2提供的一种利用图形化后的光刻胶对第一金属层进行刻蚀处理的示意图;
图17为本发明实施例3提供的一种阵列基板的结构示意图;
图18为本发明实施例4提供的一种阵列基板的结构示意图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
本技术领域技术人员可以理解,除非特意声明,这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是,本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件,但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解,当我们称元件被“连接”或“耦接”到另一元件时,它可以直接连接或耦接到其他元件,或者也可以存在中间元件。此外,这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解,除非另外定义,这里使用的所有术语(包括技术术语和科学术语),具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语,应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样被特定定义,否则不会用理想化或过于正式的含义来解释。
本发明提供一种显示装置,包括:阵列基板。该阵列基板具体可以是后续实施例提供的阵列基板。
本发明提供阵列基板的制备方法,该方法的流程示意图如图1所示,具体包括以下步骤:
S101:在衬底上沉积非金属层;
S102:在非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线。
其中,本发明中的信号线具体可包括栅线和数据线等。
应用本发明实施例获得的有益效果包括:
1、在第一金属层和衬底上之间沉积非金属层,将非金属层作为界面修饰层,解决了由于第一金属层与衬底之间的附着性较差导致的第一金属层容易从衬底上剥离的问题。
2、因为非金属层不导电,不会对信号线的制备造成影响,所以也无需对非金属层进行刻蚀处理,因此,本发明可以避免现有技术中由于对阻挡金属的刻蚀不彻底,导致相关电路出现意外短路或其它功能失常的问题。
3、本发明在制备信号线时,没有引入阻挡金属,直接采用第一金属层代替复合金属导线参与导电,降低了电阻率,提升电信号的传输速度,进而提升阵列基板的响应速度。
下面结合附图具体介绍本发明的各实施例的技术方案。
实施例1
基于本发明的上述发明构思,本发明实施例1提供一种阵列基本的制备方法,该方法的流程示意图如图2所示,包括下述步骤:
S201:在衬底上沉积非金属层。
在本步骤中,在衬底上沉积非金属层,具体的沉积方法有物理镀膜方式和化学镀膜方式,其中,物理镀膜方式可以是物理气相沉积,化学镀膜方式可以是化学气相沉积方式,或者还可以是溶胶-凝胶方式,等等。
在一种优选的实施方式中,上述非金属层具体为无机非金属层,该无机非金属层的材料可以包括:氮化硅(SiNx)、氧化硅(SiO2)、氧化钛(TiO2)、氧化铝(Al2O3)等中的至少一种。在衬底上沉积该非金属层的厚度范围是100~400纳米,这里采用100~400纳米的非金属层的技术效果是:相比于小于100纳米的非金属层,本发明提供的非金属层的厚度范围具有更佳的抗静电击穿的性能,且相比于大于400纳米的非金属层,本发明提供的非金属层的厚度范围在沉积薄膜时具有较短的成膜时间,成膜效率也相应较高。
S202:在非金属层上沉积第一金属层。
在本步骤中,在步骤S201沉积的非金属层上沉积第一金属层,沉积方式可以是物理镀膜方式,例如,磁控溅射镀膜,或者是化学镀膜方式,例如,化学气相沉积,等等。如图3所示,在衬底100上沉积有非金属层101,在非金属层101上沉积有第一金属层102。第一金属层的材料可以是铝,或者可以是铜,其中,铜的电阻率要小于铝,或者还可以采用其它金属,这里对第一金属层的材料不作具体限定。
S203:在第一金属层上涂覆光刻胶,并对光刻胶进行预烘干处理。
在本步骤中,可以通过狭缝涂布技术或旋涂技术等,在第一金属层上涂覆光刻胶,使光刻胶在第一金属层上成膜。如图4所示,在第一金属层102涂覆光刻胶103。
本发明实施例提供一种优选的光刻胶的涂覆厚度为1.1~3.1微米,这里采用1.1~3.1微米的光刻胶的技术效果是:相比于小于1.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围可以降低光刻时,光线穿透光刻胶对其它膜层造成损害的几率;相比于大于3.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围使光刻胶成膜更加均匀,提高了光刻胶的成膜效率。
在涂覆光刻胶之后,对该成膜后光刻胶进行预烘干处理,目的是固化该光刻胶薄膜。
本发明实施例提供一种优选的预烘干处理的条件为:烘干温度为100~110摄氏度,烘干时间为50~70秒。这里采用100~110摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化光刻胶薄膜;相比于大于110摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶由于过于固化而导致显影后残留在第一金属层的几率;采用烘干时间为50~70秒的原因类似。进一步,预烘干时间可以具体为60秒。
预烘干处理后的光刻胶薄膜的厚度范围为1.0~3.0微米。较优地,合理地控制预烘干处理之前涂覆的光刻胶薄膜的厚度、和/或预烘干处理的条件,可以使得预烘干处理后的光刻胶薄膜的厚度达到优选的2.2微米。
S204:预烘干处理后,通过预置掩模板对光刻胶进行曝光处理。
在预烘干处理后,通过预置掩膜板对光刻胶进行曝光处理,具体如图5所示,首先,在光刻胶103上覆盖掩膜板104,其次,对光刻胶103进行曝光处理。
S205:曝光处理后,对光刻胶进行显影处理,使光刻胶图形化,并通过后烘干处理固化图形化后的光刻胶。
本发明实施例中采用的光刻胶可以是正性光刻胶或负性光刻胶。
当采用正性光刻胶时,在对光刻胶进行曝光处理后,没有被掩膜板覆盖的光刻胶(曝光区域)发生反应,变得可溶于预置显影液,而被掩膜板覆盖的光刻胶(非曝光区域),不溶于该预置显影液,这样,被显影处理后的光刻胶的图形与预置掩膜板的形状大致相同或相应,如图6所示,光刻胶103为显影处理后的光刻胶。
当采用的光刻胶为负性光刻胶时,在对光刻胶进行曝光处理后,曝光区域变得不溶于预置显影液,而非曝光区域,却可以溶于该预置显影液,这样,被显影处理后的光刻胶的图形与预置掩膜板的形状相反,具体的刻蚀过程由光刻胶和显影液种类等决定,本发明实施例对此不作具体限定。
在对光刻胶进行图形化处理之后,对该图形化后光刻胶进行后烘干处理,目的是固化该图形化后的光刻胶薄膜。
本发明实施例提供一种优选的后烘干处理的条件为:烘干温度为100~140摄氏度,烘干时间为50~70秒。这里采用100~140摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化图形化后的光刻胶薄膜;相比于大于140摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶过于固化而导致后续剥离时产生残留的几率。采用烘干时间为50~70秒的原因类似。进一步,后烘干处理的烘干温度可以具体为120摄氏度,烘干时间可以具体为60秒。
S206:将图形化后的光刻胶作为掩膜板,对第一金属层进行刻蚀处理,形成多条阵列排布的信号线。
在本步骤中,将S205图形化后的光刻胶作为掩膜板,对第一金属层进行刻蚀,刻蚀方法可以包括湿法刻蚀和干法刻蚀。以湿法刻蚀为例,假如第一金属层的材料为铜,可以采用过氧化氢刻蚀液对第一金属层进行刻蚀,具体是对掩膜板没有覆盖的区域进行刻蚀,如图7中的第一金属层102(信号线),就是通过将图6中的光刻胶103作为掩膜板刻蚀而成的。
在对第一金属层进行图形化处理形成信号线之后,本发明实施例还包括下述步骤:
在信号线和非金属层上沉积绝缘层,并在该绝缘层上沉积有源层;对该有源层进行图形化处理;在该图形化后的有源层和绝缘层上沉积第二金属层;对该第二金属层进行图形化处理,形成源极和漏极。
由图3~图7可以发现:本发明实施例提供的阵列基板的制备方法中,在衬底100和第一金属层102之间沉积非金属层101,将非金属层101作为界面修饰层,解决了由于第一金属层102与衬底100之间的附着性较差导致的第一金属层102容易从衬底100上剥离的问题。
并且因为非金属层101不导电,所以无需刻蚀,在实际操作中,采用刻蚀液对第一金属层102进行图形化处理时,刻蚀液也难以刻蚀非金属层101,所以本发明实施例可以避免现有技术中由于对阻挡金属的刻蚀不彻底而导致的相关电路出现意外短路或其它功能失常的问题。
另外,本发明实施例在制备信号线时,没有引入阻挡金属,因此制备出的信号线不含阻挡金属,使本发明实施例的信号线的金属更加单一化,优选地信号线只含一种金属(包含合理的杂质),例如,铜。在本发明实施例中,采用较低电阻率的单一化的金属(例如铜)导线可以体现出导线在低电阻方面的优势,相比现有技术,降低了阵列基板中的信号线的延迟效应,提高了相关电路的响应速度,进而提高了整个阵列基板的响应速度。
实施例2
基于本发明的发明构思,本发明实施例2提供另一种阵列基板的制备方法,该方法的流程示意图如图8所示,具体包括以下步骤:
S801:在衬底上沉积非金属层;
S802:对非金属层进行图形化处理,使非金属层的远离衬底的一侧形成凹槽;
S803:在图形化后的非金属层上沉积第一金属层,使第一金属层覆盖并填充凹槽;
S804:对第一金属层进行图形化处理,去除非金属层的远离衬底的一侧的除凹槽之外所覆盖的第一金属层,使嵌在凹槽处的第一金属层形成信号线。
应用本发明实施例获得的有益效果包括:
1、在第一金属层和衬底上之间沉积非金属层,将非金属层作为界面修饰层,解决了由于第一金属层与衬底之间的附着性较差导致的第一金属层容易从衬底上剥离的问题。
2、因为非金属层不导电,不会对信号线的制备造成影响,所以也无需对非金属层进行刻蚀处理,因此,本发明实施例可以避免现有技术中由于对阻挡金属的刻蚀不彻底,导致相关电路出现意外短路或其它功能失常的问题。
3、本发明实施例在制备信号线时,没有引入阻挡金属,直接采用第一金属层代替复合金属导线参与导电,降低了电阻率,提升电信号的传输速度,进而提升阵列基板的响应速度。
4、在本发明实施例中,图形化后的非金属层远离衬底的一侧形成凹槽,且图形化后的第一金属层(信号线)嵌在该凹槽处,从而减少由于信号线导致信号线之上多个膜层的段差,进而降低由于膜层段差导致信号线断裂的几率。
以下针对本发明实施例2提供另一种阵列基板的制备方法的各个步骤的具体实现做进一步的说明:
在上述步骤S801中,在衬底上沉积非金属层的方法,与上述实施例1中的S201所记载的在衬底上沉积非金属层的方法相一致,此处不再赘述。
在上述步骤S802中,对非金属层进行图形化处理,使非金属层的远离衬底的一侧形成凹槽的具体方法的流程示意图如图9所示,包括以下步骤:
S8021:在非金属层上涂覆光刻胶,并对光刻胶进行预烘干处理。
在本步骤中,可以通过狭缝涂布技术或旋涂技术等,在非金属层上涂覆光刻胶,使光刻胶在第一金属层上成膜。
本发明实施例提供一种优选的光刻胶的涂覆厚度为1.1~3.1微米,这里采用1.1~3.1微米的光刻胶的技术效果是:相比于小于1.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围可以降低光刻时,光线穿透光刻胶对其它膜层造成损害的几率;相比于大于3.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围使光刻胶成膜更加均匀,提高了光刻胶的成膜效率。
在涂覆光刻胶之后,对该成膜后光刻胶进行预烘干处理,目的是固化该光刻胶薄膜。
本发明实施例提供一种优选的预烘干处理的条件为:烘干温度为100~110摄氏度,烘干时间为50~70秒。这里采用100~110摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化光刻胶薄膜;相比于大于110摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶由于过于固化而导致显影后残留在第一金属层的几率;采用烘干时间为50~70秒的原因类似。进一步,预烘干时间可以具体为60秒。
预烘干处理后的光刻胶薄膜的厚度范围为1.0~3.0微米。较优地,合理地控制预烘干处理之前涂覆的光刻胶薄膜的厚度、和/或预烘干处理的条件,可以使得预烘干处理后的光刻胶薄膜的厚度达到优选的2.2微米。
S8022:预烘干处理后,通过预置掩模板对光刻胶进行曝光处理。
在预烘干处理后,通过预置掩膜板对光刻胶进行曝光处理,具体如图10所示,首先,在光刻胶203上覆盖掩膜板204,其次,对光刻胶203进行曝光处理。
可以理解,当光刻胶为正性光刻胶时,掩膜板204中透光区域位置和形状,大致与后续待形成的凹槽的位置和形状相符。
S8023:曝光处理后,对光刻胶进行显影处理,使光刻胶图形化,并通过后烘干处理固化图形化后的光刻胶。
本发明实施例采用的光刻胶可以是正性光刻胶或负性光刻胶。以正光刻胶为例,假如采用图10中的掩膜板204,对光刻胶203显影处理后的图形如图11所示。
本步骤显影处理后得到图形化的光刻胶,可以理解,图形化的光刻胶指的是,非金属层远离衬底的一侧部分区域覆盖有光刻胶,其它区域的光刻胶已经在显影时被去除了。此时,非金属层远离衬底的一侧未被光刻胶覆盖的区域的位置和形状,大致与后续待形成的凹槽的位置和形状相符。
在对光刻胶进行图形化处理之后,对该图形化后光刻胶进行后烘干处理,目的是固化该图形化后的光刻胶薄膜。
本发明实施例提供一种优选的后烘干处理的条件为:烘干温度为100~140摄氏度,烘干时间为50~70秒。这里采用100~140摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化图形化后的光刻胶薄膜;相比于大于140摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶过于固化而导致后续剥离时产生残留的几率;采用烘干时间为50~70秒的原因类似。进一步,后烘干处理的烘干温度可以具体为120摄氏度,烘干时间可以具体为60秒。
S8024:将图形化后的光刻胶作为掩膜板,对非金属层进行刻蚀处理,使非金属层的远离衬底的一侧形成凹槽。
在本步骤中,将S8023图形化后的光刻胶作为掩膜板,对第一金属层进行刻蚀,刻蚀方法可以包括湿法刻蚀和干法刻蚀。如图12中的非金属层201远离衬底200的一侧的凹槽,就是通过将图11中的光刻胶203作为掩膜板进行刻蚀、之后剥离残余光刻胶而成的。
在上述步骤S803中,在形成凹槽的非金属层上沉积第一金属层。如图13所示,在非金属层201上沉积第一金属层202,第一金属层202覆盖非金属层201,且填充非金属层201上的凹槽。
在上述步骤S804中,对第一金属层进行图形化处理,使嵌在凹槽处的第一金属层形成信号线的具体方法的流程示意图如图16所示,包括以下步骤:
S8041:在第一金属层上涂覆光刻胶,并对光刻胶进行预烘干处理。
较佳地,在上述步骤中,第一金属层填充非金属层的凹槽时,在非金属层的凹槽处也形成了凹槽。本步骤在涂覆光刻胶的过程中,光刻胶填充了第一金属层的凹槽,在第一金属层的凹槽边界形成段差。
本发明实施例提供一种优选的光刻胶的涂覆厚度为1.1~3.1微米,这里采用1.1~3.1微米的光刻胶的技术效果是:相比于小于1.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围可以降低光刻时,光线穿透光刻胶对其它膜层造成损害的几率;相比于大于3.1微米的光刻胶,本发明实施例提供的光刻胶的涂覆厚度范围使光刻胶成膜更加均匀,提高了光刻胶的成膜效率。
本发明实施例提供一种优选的预烘干处理的条件为:烘干温度为100~110摄氏度,烘干时间为50~70秒。这里采用100~110摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化光刻胶薄膜;相比于大于110摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶由于过于固化而导致显影后残留在第一金属层的几率;采用烘干时间为50~70秒的原因类似。进一步,预烘干时间可以具体为60秒。
S8042:预烘干处理后,通过预置掩模板对光刻胶进行曝光处理。
可以理解,当本步骤的光刻胶为正性光刻胶时,本步骤的掩膜板中透光区域位置和形状,大致与第一金属层的凹槽的位置和形状相符。此处的位置和形状相符包括,掩膜板中透光区域中因考虑后续光刻和刻蚀步骤的图形损失而预留的尺寸。
S8043:曝光处理后,对光刻胶进行显影处理,使光刻胶图形化,并通过后烘干处理固化图形化后的光刻胶。
本发明实施例提供一种优选的后烘干处理的条件为:烘干温度为100~140摄氏度,烘干时间为50~70秒。这里采用100~140摄氏度的烘干温度的技术效果是:相比于小于100摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以更好的固化图形化后的光刻胶薄膜;相比于大于140摄氏度的烘干温度,本发明实施例提供的烘干温度范围可以降低光刻胶过于固化而导致后续剥离时产生残留的几率;采用烘干时间为50~70秒的原因类似。进一步,后烘干处理的烘干温度可以具体为120摄氏度,烘干时间可以具体为60秒。
本步骤显影处理后得到图形化的光刻胶。可以理解,图形化的光刻胶指的是,填充于第一金属层远离衬底的一侧凹槽处的光刻胶;此时,第一金属层远离衬底的一侧的非凹槽区域的光刻胶已经在显影时被去除。也就是说,图形化的光刻胶的位置和形状,大致与第一金属层的凹槽的位置和形状相符。
S8044:将图形化后的光刻胶作为掩膜板,对第一金属层进行刻蚀处理,去除非金属层的远离衬底的一侧的除凹槽之外所覆盖的第一金属层,使嵌在凹槽处的第一金属层形成信号线。
将图形化后的光刻胶作为掩膜板,对第一金属层进行刻蚀处理,具体刻蚀方法与上述步骤的具体刻蚀方法相一致,此处不再赘述。
由于图形化的光刻胶的位置和形状,大致与第一金属层的凹槽(对应非金属层的凹槽)的位置和形状相符;因此刻蚀过程中,非金属层的远离衬底一侧凹槽处的第一金属层,受到图形化的光刻胶的保护从而得到保留,非金属层的凹槽之外(图形化的光刻胶覆盖范围之外)的第一金属层被刻蚀去除。刻蚀之后,嵌在非金属层的远离衬底一侧凹槽处的第一金属层(即图形化后的第一金属层)形成信号线。
事实上,通过上述S8041~S8043使光刻胶图形化,再通过S8044对第一金属层进行刻蚀处理,使第一金属层图形化。如图14所示,预置掩膜板206的宽度与非金属层201上的凹槽的宽度一致,因此,图形化后的光刻胶205的宽度也与非金属层201上的凹槽的宽度一致;将图形化后的光刻胶205作为掩膜板,对第一金属层202进行刻蚀处理,具体是去除光刻胶没有覆盖的区域,由于图形化后的光刻胶205的宽度也与非金属层201上的凹槽的宽度一致,因此,去除光刻胶没有覆盖的区域,也就是去除非金属层201的远离衬底200的一侧的除凹槽之外所覆盖的第一金属层,获得图形化后的第一金属层202(信号线)如图15所示。
本发明实施例中,第一金属层的厚度不低于非金属层的远离衬底一侧的凹槽的深度。一种优选的实施方式中,第一金属层的厚度与非金属层远离衬底一侧凹槽的深度之间差值的绝对值小于预设的阈值;例如,第一金属层要略高于非金属层的远离衬底一侧凹槽的深度;有利于保证信号线导电性能的基础上减小信号线之上多个膜层的段差,进而降低由于膜层段差导致信号线断裂的几率。
在对第一金属层进行图形化处理之后,本发明实施例还包括以下步骤:
在信号线和非金属层上沉积绝缘层,并在绝缘层上沉积有源层,对有源层进行图形化处理;在图形化后的有源层上沉积第二金属层,并对第二金属层进行图形化处理,形成源极和漏极。
由图10~图15可以发现:本发明实施例提供的阵列基板的制备方法中,在衬底200和第一金属层202之间沉积非金属层201,将非金属层201作为界面修饰层,不仅解决了由于第一金属层202与衬底200之间的附着性较差导致的第一金属层202容易从衬底200上剥离的问题。
并且因为非金属层201不导电,所以无需刻蚀,在实际操作中,采用刻蚀液对第一金属层202进行图形化处理时,刻蚀液也难以刻蚀非金属层201,所以本发明实施例可以避免现有技术中由于对阻挡金属的刻蚀不彻底,导致相关电路出现意外短路或其它功能失常的问题。
其次,本发明实施例在制备信号线时,没有引入阻挡金属,因此制备出的信号线不含阻挡金属,使本发明实施例的信号线的金属更加单一化,优选地信号线只含一种金属(包含合理的杂质),例如,铜。在本发明实施例中,采用较低电阻率的单一化的金属(例如铜)导线可以体现出导线在低电阻方面的优势,相比现有技术,降低了阵列基板中的信号线以及诸如电阻/电容等相关元件的延迟效应,提高了相关电路的响应速度,进而提高了整个阵列基板的响应速度。
另外,因为在本发明实施例中,图形化后的非金属层201远离衬底的一侧形成凹槽,且图形化后的第一金属层202(信号线)嵌在该凹槽处,所以减少了由于信号线导致信号线之上多个膜层的段差,进而降低由于膜层段差导致信号线断裂的几率。
实施例3
基于本发明的发明构思,本发明实施例3提供一种阵列基板,该阵列基板的结构示意图如图17所示,具体包括以下部件:
衬底100、非金属层101、以及信号线102,其中:
非金属层101,覆盖于衬底100上;
信号线102,设置于非金属层101的远离衬底的一侧。
本发明实施例中,该阵列基板还包括:
绝缘层105、有源层106、源极107和漏极108,其中:
绝缘层105,覆盖于信号线102和非金属层101上;
有源层106,设置于绝缘层105的远离信号线102的一侧;
源极107和漏极108,设置于绝缘层105和有源层106的远离信号线或非金属层的一侧。
在本发明提供的一种优选的实施方式中,非金属层101的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
信号线102的制备材料为铜。
应用本发明实施例提供的阵列基板所获得的有益效果,与实施例1中方法实施例获得的有益效果相同或类似,这里不再赘述。
实施例4
基于本发明的发明构思,本发明实施例3提供另一种阵列基板,该阵列基板的结构示意图如图18所示,具体包括以下部件:
衬底200、非金属层201、以及信号线202,其中:
非金属层201,覆盖于衬底200上;
信号线202,设置于非金属层201的远离衬底的一侧;
其中,非金属层201的远离衬底200的一侧设置有凹槽,信号线202嵌在凹槽处。
本发明实施例中,该阵列基板还包括:
绝缘层206、有源层207、源极208和漏极209,其中:
绝缘层206,覆盖于信号线202和非金属层201上;
有源层207,设置于绝缘层206的远离信号线202的一侧;
源极208和漏极209,设置于绝缘层206和有源层207的远离信号线或非金属层的一侧。
在本发明提供的一种优选的实施方式中,非金属层201的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
信号线202的制备材料为铜。
应用本发明实施例提供的阵列基板所获得的有益效果,与实施例2中方法实施例获得的有益效果相同或类似,这里不再赘述。
此外,实施例1~实施例4中提供的阵列基板的结构均只是示例性的说明,在实际应用中,有很多种阵列基板的结构,本发明对此不作具体限定。
本技术领域技术人员可以理解,本发明中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地,具有本发明中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地,现有技术中的具有与本发明中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
以上所述仅是本发明的部分实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种阵列基板的制备方法,其特征在于,包括:
在衬底上沉积非金属层;
在所述非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线。
2.根据权利要求1所述的方法,其特征在于,所述在衬底上沉积非金属层之后,还包括:
对所述非金属层进行图形化处理,使所述非金属层的远离所述衬底的一侧形成凹槽。
3.根据权利要求2所述的方法,其特征在于,所述在所述非金属层上沉积第一金属层,并对第一金属层进行图形化处理,形成多条阵列排布的信号线,具体包括:
在图形化后的非金属层上沉积第一金属层,使第一金属层覆盖并填充所述凹槽;
对第一金属层进行图形化处理,去除所述非金属层的远离所述衬底的一侧的除所述凹槽之外所覆盖的第一金属层,使嵌在所述凹槽处的第一金属层形成所述信号线。
4.根据权利要求2所述的方法,其特征在于,所述对所述非金属层进行图形化处理,包括:
在所述非金属层上涂覆光刻胶,并对所述光刻胶进行预烘干处理;
预烘干处理后,通过预置掩模板对所述光刻胶进行曝光处理;
曝光处理后,对所述光刻胶进行显影处理,使所述光刻胶图形化,并通过后烘干处理固化所述图形化后的光刻胶;
将所述图形化后的光刻胶作为掩膜板,对所述非金属层进行刻蚀处理,使所述非金属层的远离所述衬底的一侧形成凹槽。
5.根据权利要求1所述的方法,其特征在于,在所述对第一金属层进行图形化处理之后,还包括:
在所述信号线和非金属层上沉积绝缘层,并在所述绝缘层上沉积有源层,对所述有源层进行图形化处理;
在所述图形化后的有源层和绝缘层上沉积第二金属层,并对第二金属层进行图形化处理,形成源极和漏极。
6.根据权利要求1~5任一所述的方法,其特征在于,所述非金属层的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
第一金属层的材料为铜。
7.根据权利要求6所述的方法,其特征在于,所述非金属层的厚度范围为100~400纳米。
8.一种阵列基板,其特征在于,包括:
衬底、非金属层、以及信号线,其中:
所述非金属层,覆盖于所述衬底上;
所述信号线,设置于所述非金属层的远离所述衬底的一侧。
9.根据权利要求8所述的阵列基板,其特征在于,所述非金属层的远离所述衬底的一侧设置有凹槽,所述信号线嵌在所述凹槽处。
10.根据权利要求8所述的阵列基板,其特征在于,还包括:
绝缘层、有源层、源极和漏极,其中:
所述绝缘层,覆盖于所述信号线和所述非金属层上;
所述有源层,设置于所述绝缘层的远离所述信号线的一侧;
所述源极和漏极,设置于所述绝缘层和有源层的远离所述信号线或非金属层的一侧。
11.根据权利要求8~10任一所述的阵列基板,其特征在于,所述非金属层的材料包括下述至少一项:
氮化硅、氧化硅、氧化钛、氧化铝;以及
所述信号线的材料为铜。
12.一种显示装置,其特征在于,包括:如权利要求8~11任一项所述的阵列基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710349635.6A CN107026121A (zh) | 2017-05-17 | 2017-05-17 | 阵列基板的制备方法、阵列基板及显示装置 |
| PCT/CN2018/086106 WO2018210167A1 (zh) | 2017-05-17 | 2018-05-09 | 阵列基板的制备方法、阵列基板及显示装置 |
| US16/333,322 US20190252417A1 (en) | 2017-05-17 | 2018-05-09 | Preparation method for array substrate, array substrate and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710349635.6A CN107026121A (zh) | 2017-05-17 | 2017-05-17 | 阵列基板的制备方法、阵列基板及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107026121A true CN107026121A (zh) | 2017-08-08 |
Family
ID=59528713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710349635.6A Pending CN107026121A (zh) | 2017-05-17 | 2017-05-17 | 阵列基板的制备方法、阵列基板及显示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20190252417A1 (zh) |
| CN (1) | CN107026121A (zh) |
| WO (1) | WO2018210167A1 (zh) |
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| Publication number | Publication date |
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| WO2018210167A1 (zh) | 2018-11-22 |
| US20190252417A1 (en) | 2019-08-15 |
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