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CN107005204B - 具有单一组合的串联和并联电容器组件的输出匹配网络 - Google Patents

具有单一组合的串联和并联电容器组件的输出匹配网络 Download PDF

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CN107005204B CN201580065229.6A CN201580065229A CN107005204B CN 107005204 B CN107005204 B CN 107005204B CN 201580065229 A CN201580065229 A CN 201580065229A CN 107005204 B CN107005204 B CN 107005204B
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Abstract

一种匹配网络在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容。匹配网络包括用于提供整个预定电容的垂直堆叠的并联电容器，以及串联DC阻断电容器。

Description

具有单一组合的串联和并联电容器组件的输出匹配网络
技术领域
本公开内容总体上涉及输出匹配网络，具体而言，涉及用于具有减小的拓扑面积的半导体结构的输出匹配网络。
背景技术
如本领域中已知的，通常在微波模拟电路中，并且特别是在功率放大器中，包括无源组件(电容器、电感器、电阻器、传输线和其它分布式电路元件)的输出匹配网络(OMN)用于将在其射频(RF)输出端口之一处的外部电路负载阻抗ZL(通常等于50欧姆)变换为在其输入端口处的特定复阻抗，如图1中所示。输入端口连接到有源器件的RF输出端，例如共源极场效应晶体管(FET)中的漏极端子或共发射极双极结晶体管(BJT)中的集电极端子。选择由OMN呈现给有源器件的特定复阻抗以使其性能参数中的一个或多个最大化；例如，输出功率密度、效率、线性度等。因此，例如，OMN连接在用于放大输入信号的晶体管的输出端与外部负载之间，以用于提供适当的阻抗变换的目的，以便：例如使放大器的增益最大化，或者使由放大器提供到外部负载的功率最大化，或者使放大器的效率最大化，或者使放大器的线性度最大化。
更具体地，如已知的，有源器件通常耦合到直流(DC)电源，例如用于共源极FET的偏置漏极电压源或用于共发射极BJT的集电极偏置电压源。因此，通常需要OMN来阻止直流电流在偏置电压源与RF输出端之间流动。此外，如上所述，需要OMN在网络内消耗最少量的信号(例如，OMN损耗需要最小化)的情况下，在有源器件的输出与负载的输入之间执行阻抗变换，因此整体电路性能由有源器件的性能主导。因此，除了DC阻断之外，匹配网络的阻抗变换的一部分有时由位于紧邻DC阻断的串联电容器的预定并联电容来实现。因此，为了提供所需的DC阻断和所需的并联电容，OMN可以包括DC阻断电容器和并联电容器部分，其具有彼此紧邻的DC阻断电容器和并联电容器。
在图1A-1C中示出了用于OMN的DC阻断电容器和并联电容器部分的一个集成电路实施方式。此处，基板上形成有设置在基板的顶表面的第一部分中的半导体和在基板的底表面上的接地平面导体。输出匹配网络包括设置在基板之上的输入传输线，以用于耦合到：形成在半导体层中的晶体管器件的输出端；以及用于连接到(DC)偏置电压源的偏置端子。设置在基板之上的输出输入传输线具有适于耦合到负载的输出端。在基板的一个表面部分之上形成串联DC阻断电容器。如所示的，串联电容器的底板通过覆盖上板和空气桥导体的一部分的输出传输线的一部分连接到并联电容器的上板。如所示的，并联电容器的底板通过贯穿基板的导电过孔连接到接地平面导体的下面部分。要注意，串联电容器的底板与接地平面导体的下面部分之间的寄生电容在晶体管的输出端处的阻抗到负载的变换中贡献了OMN所需的总并联电容的一小部分。因此，为了获得所需的总并联电容，如图所示，提供了单独的集总并联电容器。要注意，串联电容器的底板与接地平面导体的下面部分之间的寄生电容有助于OMN的DC阻断电容器/并联电容器部分的总并联电容。
小并联电容器的性能对于工艺变化(薄膜电介质厚度、光刻分辨率)通常非常敏感。由于薄膜绝缘材料的较高电介质损耗角正切(loss tangent)，与其分布式等效形式的损耗相比，其损耗以及作为结果的整体OMN损耗通常更大。分离的串联电容器和并联电容器之间的互连通常需要进行反应补偿，并且还增加了OMN的损耗。
用于OMN的DC阻断电容器和并联电容器部分的另一集成电路实施方式在图2A-2C中作为分布式组件示出。如上所述，串联电容器的底板与接地平面导体的下面部分之间的寄生电容在晶体管的输出端处的阻抗到负载的变换中贡献了OMN所需的总并联电容的一小部分(通常较小)。因此，为了获得所需的总并联电容，提供了单独的分布式并联电容器，如所示的。此处，串联电容器和并联电容器形成在基板的不同表面部分之上。串联电容器的底板通过覆盖上板的一部分的输出传输线的一部分连接到并联电容器的上板。此处，如所示的，输出传输线的一部分连接到具有被选择为提供开路传输线短截线的长度的传输线的部分。开路传输线短截线具有被选择为提供并联电容器的上板的表面积。并联电容器的底板由接地平面导体的下面部分提供。
与图1A-C中的实施方式相比，由于厚得多的电介质，具有并联电容器的分布式实施方式的图2A-C中的实施方式占用更大的芯片面积。分离的串联电容器和并联电容器之间的互连通常需要进行反应性补偿，并且还会增加OMN损耗。
发明内容
根据本公开内容，提供了一种半导体结构，其具有匹配网络，所述匹配网络在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容。匹配网络包括：用于提供整个预定电容的垂直堆叠的并联电容器和串联DC阻断电容器。
在一个实施例中，提供了一种半导体结构，其具有：基板，所述基板具有：设置在基板的顶表面的第一部分中的半导体和在基板的底表面上的接地平面导体；以及匹配网络，所述匹配网络在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容。所述匹配网络包括：用于提供整个预定电容的垂直堆叠的并联电容器和用于阻断来自耦合到该晶体管的直流偏置电压源的直流电流的串联DC阻断电容器。所述匹配网络还包括：设置在基板之上的输入传输线，以用于耦合到：形成在半导体层中的晶体管器件的输出端；以及用于连接到直流偏置电压源的偏置端子；设置在所述基板之上的输出输入传输线，其具有适于耦合到所述负载的输出端；第一导电层，其设置在所述基板的顶表面的第二部分之上、连接到所述输入传输线的带状导体；以及设置在所述第一介电层上的介电层。第二导电层设置在介电层上并连接到输出传输线的带状导体。第一导电层、介电层和第二导电层形成第一电容器。第二导电层和接地平面导体的下面部分形成第二电容器。第二电容器提供在晶体管的输出端处的阻抗到负载的变换中所需的预定并联电容。第一电容器阻断从DC偏置电压源到输出传输线的直流电流。
通过这样的布置，两个电路组件(大的串联电容器和较小的并联电容器)在基板上占用相同的表面区域，并且从而被集成为一个物理组件(大的串联电容器)。因此，该结构同时执行所需的阻抗变换，使OMN插入损耗最小化，通过使用一个物理组件并消除两个电路组件之间的互连来解耦DC偏置并维持布局紧凑性。
发明人已经认识到将两个电路组件(大的串联电容器和较小的并联电容器)集成在一个物理组件(大的串联MIM电容器)中，通过考虑芯片的基板厚度和其有效介电常数，对MIM串联电容器进行尺寸调整，以获得接地所需的并联电容，所得到的结构同时执行所需的阻抗变换，使OMN插入损耗最小化，并且解耦DC偏置并维持布局。发明人认识到，通过使用比现有技术大的串联电容器面积，由于其功能是提供DC阻断，并且额外面积将仅进一步降低串联RF阻抗，所以较大的面积可以用于提供在晶体管的输出端处的阻抗到负载的变换中所需的整个并联电容，即使其使用较厚基板的介电常数。此外，OMN插入损耗被最小化，并且实现了紧凑的布局，因为两个电容器被集成为单个物理组件(具有大面积的串联电容器)，以用于提供：RF短路；DC解耦，并且所需的阻抗变换类似于小并联电容器，因为MIM电容器的底板通过芯片基板的电介质与该结构形成接地的小并联电容器。此外，与独立的MIM并联电容器中的薄膜绝缘体相比，实现了基板的更小的介质损耗角正切，同时消除贯穿基板的过孔的寄生电阻和电感有助于实现较低的OMN插入损耗。此外，发明人已经认识到，消除图1A和1B中的小集总并联电容器使得OMN和整个电路总体上对半导体制造工艺中的变化不太敏感。
在附图和以下描述中阐述了本公开内容的一个或多个实施例的细节。根据说明书和附图以及权利要求书，本公开内容的其它特征、目的和优点将显而易见。
附图说明
图1是根据现有技术的射频(RF)功率放大器的示意图，该射频(RF)功率放大器具有在耦合到外部电路负载阻抗ZL的集成电路芯片上形成的输出匹配网络(OMN)，其中，OMN包括DC阻断电容器和并联电容器部分，其具有在芯片的不同表面部分上形成的串联电容器和并联电容器；
图1A是根据现有技术的OMN的DC阻断电容器和并联电容器部分的平面视图；
图1B是图1A的OMN的DC阻断电容器和并联电容器部分的截面视图，沿图1A中的线1B-1B截取该截面；
图1C是图1A的OMN的DC阻断电容器和并联电容器部分的截面视图，沿图1A中的线1C-1C截取该截面；
图2A是根据现有技术的OMN的DC阻断电容器和并联电容器部分的平面视图；
图2B是图2A的OMN的DC阻断电容器和并联电容器部分的截面视图，沿图2A中的线2B-2B截取该截面；
图2C是图2A的OMN的DC阻断电容器和并联电容器部分的截面视图，沿图2A中的线2C-2C截取该截面；
图3是根据本公开内容的射频(RF)功率放大器的示意图，该射频(RF)功率放大器具有在耦合到外部电路负载阻抗ZL的集成电路芯片上形成的输出匹配网络(OMN)，其中，OMN包括DC阻断电容器和并联电容器部分，其具有在芯片的相同表面部分上形成的串联电容器和并联电容器；
图3A是根据本公开内容的图3的OMN的DC阻断电容器和并联电容器部分的平面视图；以及
图3B是根据本公开内容的图3的OMN的DC阻断电容器和并联电容器部分的截面视图，沿图3中的线3B-3B截取该截面。
各个附图中的相似附图标记指示相似的元件。
具体实施方式
现在参考图3、3A和3B，示出了具有形成在基板(此处为耦合到外部电路负载阻抗ZL的集成电路芯片14)上的输出匹配网络(OMN)12的射频(RF)功率放大器10。RF放大器10包括形成在基板14上的半导体层15中的场效应晶体管(FET)。FET具有通过RF信号进行馈送的栅极G。如图所示，源极S连接到OMN 12，并且如图所示，漏极D耦合到地，。
更具体地，基板14具有：半导体层15，其设置在基板14的顶表面的第一部分中；以及接地平面导体18，其位于基板14的底表面上。OMN 12是在晶体管FET的输出端处的阻抗到负载ZL的变换中提供预定并联电容C并联所需的匹配网络。OMN 12包括：输入传输线20，其设置在基板14之上，以用于耦合到：形成在半导体层15中的晶体管器件(FET)的输出端；以及偏置端子T，以用于以常规方式通过RF阻断电感器L连接a+Vdc电压源并通过RF旁路电容器C旁路接地，如图所示的；设置在基板之上的输出输入传输线22，其具有适于耦合到负载ZL的输出端。如图3B中所示，串联电容器C串联和并联电容器C并联以垂直堆叠的关系形成，以在芯片14的公共表面区域之上作为组合的单个串联和并联电容器组件30提供。
更具体地，组合的单个串联和并联电容器组件30包括：第一导电层32，其设置在基板15的顶表面的第二部分之上，通过空气桥31连接到输入传输线20的带状导体34(图3B)；介电层34，其设置在第一导电层32上；以及第二导电层36，其设置在电介质34层上并通过空气桥35连接到输出传输线22的带状导体38，如图所示的。第一导电层32、介电层34和第二导电层36形成第一电容器，此处具有串联电容C串联。第二导电层36和基板14的下面部分以及接地平面导体18的下面部分形成第二电容器，此处具有并联电容C并联。第二电容器提供在晶体管FET的输出端处的阻抗到负载ZL的变换中所需的预定并联电容，并且第一电容器阻断从直流偏置电压源+V到输出传输线22的直流电流。要注意，组合的单个串联和并联电容器组件30所占用的面积小于串联电容器C串联和单独的并联电容器C并联所占用的面积，如图1A和2A中所示的。
参考图3B，要注意，顶部虚线矩形描绘了C串联区域的轮廓，并且底部虚线矩形描绘了C并联区域的轮廓。因此，由于两个电容器共用公共板，即导体32，所以它们共用表示公共导电导体的公共虚线，即顶部矩形的底部和底部矩形的顶部的公共线。
该结构通过使用一个物理组件并消除两个电路组件之间的互连来同时执行所需的阻抗变换，以使OMN插入损耗最小化、解耦DC偏置并维持布局紧凑性。如上所述，发明人已认识到，将两个电路组件(大的串联电容器和较小的并联电容器)集成为一个物理组件(大的串联MIM电容器)，对MIM串联电容器进行尺寸调整以获得接地所需的并联电容。本发明人已认识到，通过使用比现有技术大的串联电容器面积，由于其功能是提供DC阻断，并且额外面积将仅进一步降低串联RF阻抗，所以较大的面积可以用于提供在晶体管的输出端处的阻抗到负载的变换中所需的整个并联电容，即使其使用较厚基板的介电常数。因此，OMN插入损耗被最小化，并且实现了紧凑的布局，因为两个电容器被集成为单个物理组件；串联电容器具有大面积，以提供：RF短路；DC解耦，并且所需的阻抗变换类似于小并联电容器，因为MIM电容器的底板通过芯片基板的电介质与该结构形成接地的小并联电容器。此外，与独立的MIM并联电容器中的薄膜绝缘体相比，实现了基板的更小的介质损耗角正切，同时消除贯穿基板的过孔的寄生电阻和电感有助于实现较低的OMN插入损耗。
现在应当意识到，根据本公开内容的半导体结构包括匹配网络，该匹配网络在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容，该匹配网络包括：用于提供整个预定电容的垂直堆叠的并联电容器，以及串联DC阻断电容器。
现在还应当意识到，根据本公开内容的半导体结构包括基板，该基板具有：设置在基板的顶表面的第一部分中的半导体和位于基板的底表面上的接地平面导体；以及在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容的匹配网络，该匹配网络包括：用于提供整个预定电容的垂直堆叠的并联电容器，以及用于阻断来自耦合到该晶体管的直流偏置电压源的直流电流的串联DC阻断电容器。
现在还应当意识到，根据本公开内容的半导体结构包括基板，该基板具有：设置在基板的顶表面的第一部分中的半导体和位于基板的底表面上的接地平面导体；以及在晶体管的输出端处的阻抗到负载的变换中需要预定并联电容的匹配网络，该匹配网络包括：设置在基板之上的输入传输线，以用于耦合到：形成在半导体层中的晶体管器件的输出端；以及用于连接到直流偏置电压源的偏置端子；设置在所述基板之上的输出输入传输线，其具有适于耦合到所述负载的输出端；第一导电层，其设置在所述基板的顶表面的第二部分上，连接到所述输入传输线的带状导体；以及设置在所述第一介电层上的介电层；第二导电层，其设置在介电层上并连接到输出传输线的带状导体；其中，第一导电层、介电层和第二导电层形成第一电容器；其中，第二导电层和接地平面导体的下面部分形成第二电容器；其中，第二电容器提供在晶体管的输出端处的阻抗到负载的变换中所需的预定并联电容；并且其中，第一电容器阻断从直流偏置电压源到输出传输线的直流电流。
已经描述了本公开内容的多个实施例。然而，将理解的是，在不脱离本公开内容的精神和范围的情况下，可以进行各种修改。例如，虽然已经针对特定示例描述了结构，但是应当理解，可以使用其它有源器件、材料、厚度和操作条件。因此，其它实施例在所附权利要求的范围内。

Claims (5)

1.一种半导体结构，包括：
基板，所述基板具有：设置在所述基板的顶表面的第一部分中的半导体层和位于所述基板的底表面上的接地平面导体；
匹配网络，所述匹配网络在形成在所述半导体中的晶体管的输出端处的阻抗到负载的变换中需要预定并联电容，所述匹配网络包括：
设置在所述基板之上的输入传输线，以用于耦合到：形成在所述半导体层中的所述晶体管的所述输出端；以及用于连接到直流偏置电压源的偏置端子；
设置在所述基板之上的输出传输线，其具有适于耦合到所述负载的输出端；
第一导电层，其设置在所述基板的所述顶表面的第二部分上，所述第一导电层连接到所述输出传输线的带状导体；
介电层，其设置在所述第一导电层上，所述介电层通过所述第一导电层与所述基板分隔开；
第二导电层，其设置在所述介电层上并且连接到所述输入传输线的带状导体；
其中，所述第一导电层、所述介电层和所述第二导电层形成第一电容器；
其中，所述第一导电层、所述基板的下面部分和所述接地平面导体的下面部分形成第二电容器；
其中，所述第二电容器提供在所述晶体管的输出端处的阻抗到负载的变换中所需的预定并联电容；并且
其中，所述第一电容器串联在所述输入传输线与所述输出传输线之间以阻断从所述直流偏置电压源到所述输出传输线的直流电流。
2.一种半导体结构，包括：
集成电路芯片基板；
接地平面导体，其设置在所述基板的底表面上；
第一导电层，其设置在所述基板的顶表面的部分上；
介电层，其设置在所述第一导电层上，所述介电层通过所述第一导电层与所述基板分隔开；
第二导电层，其设置在所述介电层上；
其中，所述第一导电层、所述介电层和所述第二导电层形成第一电容器，所述第一电容器设置在所述基板的所述顶表面上；
其中，所述第一导电层、所述基板的下面部分和所述接地平面导体的下面第三部分形成第二电容器。
3.一种半导体结构，包括：
(A)集成电路芯片基板；
(B)形成在半导体层中的晶体管，所述半导体层设置在所述基板的顶表面的第一部分中，所述晶体管具有用于产生微波频率信号的输出端，所述输出端耦合到DC电压源；
(C)接地平面导体，其设置在所述基板的底表面上；
(D)匹配网络，其耦合在所述晶体管的所述输出端与负载之间，所述匹配网络包括：
(ⅰ)输入传输线，其耦合到所述晶体管的所述输出端，所述输入传输线包括：
(a)输入带状导体，其设置在所述基板的所述顶表面的第二部分上；
(b)所述接地平面导体的设置在所述输入带状导体下方的第一部分；以及
(c)所述基板的设置在所述输入带状导体与所述接地平面导体的所述第一部分之间的部分；
(ⅱ)输出传输线，其耦合到所述负载，所述输出传输线包括：
(a)输出带状导体，其设置在所述基板的所述顶表面的第三部分上；
(b)所述接地平面导体的设置在所述输出带状导体下方的第二部分；以及
(c)所述基板的设置在所述输出带状导体与所述接地平面导体的所述第二部分之间的部分；
(ⅲ)第一导电层，其设置所述基板的所述顶表面的第三部分上并且连接到所述输出传输线的所述输出带状导体；
(ⅳ)介电层，其设置在所述第一导电层上，所述介电层为；
(ⅴ)第二导电层，其设置在所述介电层上并且连接到所述输入传输线的所述输入带状导体；
(ⅵ)其中，所述第一导电层、所述介电层和所述第二导电层形成第一电容器，所述第一电容器设置在所述基板的所述顶表面的所述第三部分上；
(ⅶ)其中，所述第一导电层、所述基板的下面部分和所述接地平面导体的下面第三部分形成第二电容器；
(ⅷ)其中，所述第二电容器提供用于所述匹配网络的并联电容器；以及
(ⅸ)其中，所述第一电容器提供在所述输入传输线与所述输出传输线之间的串联电容以阻断从所述DC电压源传递到负载的直流电流。
4.根据权利要求3所述的半导体结构，其中，所述介电层与所述基板不同。
5.根据权利要求4所述的半导体结构，其中，所述介电层通过所述第一导电层与所述基板的所述顶表面分隔开。
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