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CN106960871A - 一种带沟槽阵列和空腔的碳化硅衬底结构 - Google Patents

一种带沟槽阵列和空腔的碳化硅衬底结构 Download PDF

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CN106960871A
CN106960871A CN201710157519.4A CN201710157519A CN106960871A CN 106960871 A CN106960871 A CN 106960871A CN 201710157519 A CN201710157519 A CN 201710157519A CN 106960871 A CN106960871 A CN 106960871A
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王珩宇
盛况
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Zhejiang University ZJU
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Abstract

本发明公开了一种带沟槽阵列和空腔的碳化硅衬底结构。包括碳化硅衬底、设置在碳化硅衬底底面的沟槽阵列以及设置在碳化硅衬底底面并覆盖沟槽阵列的金属叠层；金属叠层包括覆盖在衬底底面和沟槽阵列底面的第一层金属、上表面与第一层金属底面相连且下表面在沟槽阵列处形成空腔的第二层金属。本发明减少了衬底层电阻且能与普通工艺线相兼容，保持了完整衬底厚度，降低了发生碎片几率，缓解了在热循环或实际使用过程中存在的热应力问题。

Description

一种带沟槽阵列和空腔的碳化硅衬底结构
技术领域
本发明涉及半导体功率器件，更具体地，本发明涉及了一种带沟槽阵列和空腔的碳化硅衬底结构。
背景技术
近年来国际上对节能减排越来越重视，这对大型电力电子设备的损耗控制和效率提升提出了更高的要求。作为电力电子设备的重要组成部分，半导体功率器件受到了业界的广泛关注。减小半导体功率器件的导通电阻是提升电力电子设备的效率的重要手段。
伴随半导体功率器件不断发展，器件性能逐渐提高。碳化硅材料作为新型宽禁带半导体材料，应用在功率器件上预计可以在同样击穿电压的情况下进一步降低导通电阻。进一步地，随着对器件结构、外延层参数的逐步优化，碳化硅功率器件的外延层电阻逐渐减小而衬底电阻逐渐占据了器件总电阻的重要部分。为进一步减小碳化硅功率器件的导通电阻，减小碳化硅衬底电阻是一种有效的方法。
传统减小衬底电阻的技术手段是衬底减薄技术。然而衬底减薄技术对于器件制造商的工艺能力提出了较高的要求。
衬底减薄这步工艺本身就较为困难，不是所有功率半导体制造商都能实现。减薄之后的后续工艺实施，涉及到夹片，传输，划片，对功率半导体制造商来说也是较大的技术挑战。对于制备碳化硅功率器件来说，衬底减薄工艺难度更是大大增加。一方面与传统硅材料相比，碳化硅材料的硬度更高，与此同时易碎性增加。另一方面，减薄工艺是在欧姆接触之前完成，然而对于碳化硅器件的制备来说，要形成欧姆接触需要进行高温退火，所以很多正面工艺是在欧姆接触之后再进行，也就是在减薄工艺之后。这表明，器件制备有大量工艺是在薄片状态下进行，大大增加了碎片可能性。因此用普通的工艺线是很难完成碳化硅衬底减薄工艺的。
发明内容
为了解决背景技术中存在问题，本发明提出了一种带沟槽阵列和空腔的碳化硅衬底结构，既能减小衬底电阻又能与普通工艺线相兼容的碳化硅功率器件结构。
为了实现上述发明目的，本发明采用以下的技术方案：
包括碳化硅衬底，包括衬底顶面和衬底底面；衬底顶面上生长碳化硅外延层，衬底底面与金属叠层相连。
包括设置在碳化硅衬底底面的沟槽阵列；
包括覆盖在碳化硅衬底和沟槽阵列底面的金属叠层，金属叠层带有空腔。
其中，所述的金属叠层包括：
包括第一层金属，覆盖在衬底底面和沟槽阵列底面；
包括第二层金属，上表面与第一层金属底面相连，下表面在沟槽阵列处形成空腔，下表面通过焊接提供外部封装电气连接，沟槽阵列处的第二层金属包围的空腔充满空气。
金属叠层一共两层，每一层选择的金属电阻率限定在1×10-5Ω·cm以内。
所述的第一层金属与碳化硅衬底形成欧姆接触层金属。
所述的沟槽阵列为开设在衬底底面上阵列均布的多个沟槽。
本发明人研究发现单个沟槽的半径和沟槽阵列在半导体底面P2上的面积占比对于工艺可行性有较大影响。如果单个沟槽半径太大或者沟槽阵列太密集，在后续工艺过程中，容易发生碎片。本发明限定所述沟槽阵列所占据衬底底面的面积和原衬底底面总面积(指的是未开设沟槽阵列之前的总面积)之间的比例小于或等于1/2并且大于1/100。沟槽阵列所占衬底底面的面积指的是所有沟槽占据衬底底面所在平面的面积的总和。
所述沟槽的深度最深是距衬底顶面距离为100微米。
所述的沟槽为凹孔或者凹槽结构。各个沟槽的形状可以相同可以不同。
优选地，单个沟槽占据衬底底面的形状可以是任意形状。优选地，为圆形，且圆的半径小于100微米。
所述沟槽阵列中的沟槽阵列方式为对齐网格式或者交错网格式。
所述第一层金属选用镍或者钛的金属，且厚度小于500nm。
所述第二层金属选用银、钛或者钨的金属，厚度不低于100nm且不大于2微米。
所述碳化硅衬底为N型衬底或者P型衬底。
本发明是通过在衬底底面设置沟槽阵列，并结合在沟槽阵列底面设置的第一层金属与碳化硅衬底之间形成的欧姆接触，实现减小衬底电阻，进而减少了导通电阻。
本发明的有益效果是：
本发明采用的金属电阻率比SiC衬底层的电阻率低很多，可以提供低很多的衬底层电阻。
本发明免去了衬底减薄这一工艺，并且在后续的工艺中，碳化硅圆片保持了正常的厚度，这样即使使用普通的工艺线，发生碎片的几率也大大降低。
另外，本发明中，沟槽阵列并未被完全填满，是存在空腔的。在后续的封装工艺中，器件衬底面是焊接在铜层上的。对于普通衬底结构来说，在热循环测试或者实际使用中，由于半导体和铜的热膨胀系数的不同，会产生较大的热应力导致器件翘曲甚至脱落。而对于本发明提供的结构来说，由于衬底面和铜的接触面积减少了，热循环中产生的应力会相应的减少，并可以在沟槽空腔内有一定程度的释放。因此本发明能缓解器件在热循环过程中的翘曲或脱落。
综上，通过本发明能够实现既能减小衬底电阻又能与普通工艺线相兼容的碳化硅功率器件结构。另外，本发明也能缓解在热循环或实际使用过程中存在的热应力问题。
附图说明
图1是沟槽阵列与金属叠层结构的截面示意图；
图2是本发明实施例1的碳化硅器件的截面示意图；
图3是本发明实施例1的碳化硅器件的仰视图；
图4是本发明实施例2的碳化硅器件的仰视图；
图5是本发明实施例3的碳化硅器件的仰视图；
图6是本发明实施例4的碳化硅器件的仰视图；
图7是本发明实施例1的碳化硅器件的仿真截面图；
图8是本发明实施例1的碳化硅器件的仿真截面图。
图中：碳化硅衬底1，沟槽阵列2，第一层金属3，第二层金属5，碳化硅外延层6，重掺杂区7，钝化层8，肖特基势垒金属9；衬底顶面P1、衬底底面P2。
具体实施方式
下面结合附图对本发明做进一步说明。
如图1所示，本发明所述的碳化硅功率结构包括碳化硅衬底1，第一类型半导体；衬底顶面P1；衬底底面P2；沟槽阵列2；第一层金属3；第二层金属5。衬底顶面P1上为碳化硅外延层，碳化硅衬底1有顶面P1和底面P2，其顶面P1与碳化硅外延层连接。
碳化硅衬底底面P2上有沟槽阵列2、在沟槽阵列2中填充的是金属叠层，与此同时在沟槽台面上淀积上相应的金属。沟槽阵列2是在衬底底面P2上通过干法刻蚀或者湿法腐蚀得到。
填槽的第一层金属3，上表面与衬底底面P2、沟槽2相连，并与碳化硅衬底1形成欧姆接触，第一层金属3是厚度均匀的金属层。
第二层金属5，上表面与第一层金属3的一部分相连，即在非沟槽阵列处的第一层金属3下表面和第二层金属5上表面接触，沟槽阵列处的第一层金属3下表面和第二层金属5上表面之间形成空腔，下表面是平整平面并可通过焊接提供与封装的稳定电气连接。
本实施例如下：
实施例1
图2是碳化硅结势垒肖特基二极管的截面示意图，其中该二极管采用了本发明提供的衬底结构。包括碳化硅衬底1，在此实施例中为N型碳化硅材料；衬底顶面P1；衬底底面P2；沟槽阵列2；第一层金属3；第二层金属5；碳化硅外延层6，在此实施例中为N型半导体；重掺杂区7，在此实施例中为P型半导体；钝化层8；肖特基势垒金属9。
图3是该器件在刻蚀完沟槽阵列后的仰视图。在此实施例中，所有沟槽呈网格状分布，每一行的沟槽都在同样的列位置。在此实施例中，沟槽阵列占衬底底面P2总面积的接近1/5。
该器件可能的制造工艺包括如下步骤。
第一步，在N型衬底1上方按照漂移区的浓度设计外延生长产生需要的N型外延层；
第二步，在N型外延6上利用离子注入或扩散方式或其他方式掺入高浓度P型掺杂形成P型重掺杂区7，注入深度约0.5微米；并通过高温离子注入退火激活注入的离子。
第三步，在N型衬底1的底面P2进行刻蚀得到沟槽阵列2，沟槽深度200微米。
第四步，在沟槽阵列2中溅射金属，形成金属叠层3、5。第一层金属3为镍金属且厚度为100nm；第二层金属5为银金属且厚度为1微米；利用欧姆接触退火，使第一层金属3和N型衬底1形成欧姆接触。
第四步，在外延层上淀积金属，并将金属图形化，形成肖特基势垒金属9并以此定义出器件有源区。
第五步，在器件上方继续淀积钝化层，并将钝化层开孔，获得阳极电极。
下面定量比较现有普通衬底结构和采用本实施例衬底结构的比导通电阻。
对于常见的碳化硅衬底，厚度在350微米左右，电阻率在～2×10-2Ω·cm左右。即是0.7mΩ·cm2左右的比导通电阻。
如果采用本实施例结构，并在实施中沟槽深度为200微米，沟槽阵列截面面积为衬底层底面P2总面积的1/5。第一层金属选用镍，厚度100nm。第二层金属银，厚度1微米。
如果只考虑沟槽底面导电，衬底层1剩下150微米的区域比导通电阻为0.3mΩ·cm2。
考虑电流通过金属叠层的电阻为：第一层金属为镍，镍的电阻率为69.3×10-7Ω·cm左右，比导通电阻为3.465×10-10Ω·cm2；第二层金属为银，银的电阻率为15.9×10-7Ω·cm左右，比导通电阻为7.95×10-10Ω·cm2；根据上述计算，采用本实施例衬底层结构的比导通电阻在0.3mΩ·cm2左右。可以看到，本实施例可以在衬底层厚度不变的情况下，减小一倍多的衬底层电阻。
下面通过仿真验证本实施例的优势。普通衬底结构的仿真见图7、本实施例的仿真见图8，电流流动线也一并标记在图中了。由于衬底层远远厚于外延层，所以图中大部分区域是衬底层。可以看到对于普通结构，电流需要通过整个衬底层，电阻较大。而对于本实施例中的结构来说，尽管电流最开始也会通过一部分衬底，但是当电流到达沟槽阵列最深处时，电流会汇聚到沟槽处，然后在覆盖在沟槽阵列的金属中流动。这是因为金属的电阻率远远小于衬底层。也正是因为这个原因，本实施例中的结构的衬底电阻比普通结构的衬底电阻小0.39mΩ·cm2左右。
实施例2
图2是碳化硅结势垒二极管的截面示意图，其中该二极管采用了本发明提供的衬底结构。包括碳化硅衬底1，在此实施例中为N型碳化硅材料；衬底顶面P1；衬底底面P2；沟槽阵列2；欧姆接触层金属3；焊接层金属5；碳化硅外延层6，在此实施例中为N型半导体；重掺杂区7，在此实施例中为P型半导体；钝化层8；肖特基势垒金属9。
图4是该器件在刻蚀完沟槽阵列后的仰视图。在此实施例中，所有沟槽呈网格状分布，相邻两行沟槽的列位置是相互交错的。在此实施例中，沟槽阵列占衬底底面P2总面积的接近1/5。
该器件可能的制造工艺包括如下步骤。
第一步，在N型衬底1上方按照漂移区的浓度设计外延生长产生需要的N型外延层；
第二步，在N型外延6上利用离子注入或扩散方式或其他方式掺入高浓度P型掺杂形成P型重掺杂区7，注入深度约0.5微米；并通过高温离子注入退火激活注入的离子。
第三步，在N型衬底1的底面P2进行刻蚀得到沟槽阵列2，沟槽深度200微米。
第四步，在沟槽阵列2中溅射金属，形成金属叠层3、5。第一层金属3为镍金属且厚度为100nm；第二层金属5为银金属且厚度为1微米；利用欧姆接触退火，使第一层金属3和N型衬底1形成欧姆接触。
第四步，在外延层上淀积金属，并将金属图形化，形成肖特基势垒金属9并以此定义出器件有源区。
第五步，在器件上方继续淀积钝化层，并将钝化层开孔，获得阳极电极。
实施例3
图2是碳化硅结势垒二极管的截面示意图，其中该二极管采用了本发明提供的衬底结构。包括碳化硅衬底1，在此实施例中为N型碳化硅材料；衬底顶面P1；衬底底面P2；沟槽阵列2；欧姆接触层金属3；焊接层金属5；碳化硅外延层6，在此实施例中为N型半导体；重掺杂区7，在此实施例中为P型半导体；钝化层8；肖特基势垒金属9。
图5是该器件在刻蚀完沟槽阵列后的仰视图。在此实施例中，所有沟槽呈蜂窝状分布。在此实施例中，沟槽阵列占衬底底面P2总面积的接近1/5。
器件可以采用的制造工艺包括如下步骤。
第一步，在N型衬底1上方按照漂移区的浓度设计外延生长产生需要的N型外延层；
第二步，在N型外延6上利用离子注入或扩散方式或其他方式掺入高浓度P型掺杂形成P型重掺杂区7，注入深度约0.5微米；并通过高温离子注入退火激活注入的离子。
第三步，在N型衬底1的底面P2进行刻蚀得到沟槽阵列2，沟槽深度150微米。
第四步，在沟槽阵列2中溅射金属，形成金属叠层3、5。第一层金属3为钛金属且厚度为50nm；第二层金属5为银金属且厚度为1微米；利用欧姆接触退火，使第一层金属3和N型衬底1形成欧姆接触。
第四步，在外延层上淀积金属，并将金属图形化，形成肖特基势垒金属9并以此定义出器件有源区。
第五步，在器件上方继续淀积钝化层，并将钝化层开孔，获得阳极电极。
下面定量比较现有普通衬底结构和采用本实施例衬底结构的比导通电阻。
对于常见的碳化硅衬底，厚度在350微米左右，电阻率在～2×10-2Ω·cm左右。即是0.7mΩ·cm2左右的比导通电阻。
如果采用本实施例结构，并在实施中沟槽深度为150微米，沟槽阵列截面面积为衬底层底面P2总面积的1/5。第一层金属选用钛，厚度100nm。第二层金属银，厚度1微米。如果只考虑沟槽底面导电，衬底层1剩下200微米的区域比导通电阻为0.4mΩ·cm2。考虑电流通过金属叠层的电阻为：第一层金属为钛，钛的电阻率为420×10-7Ω·cm左右，比导通电阻为2.1×10-9Ω·cm2；第二层金属为银，银的电阻率为15.9×10-7Ω·cm左右，比导通电阻为7.95×10-10Ω·cm2；可以计算得到采用本实施例衬底层结构的比导通电阻在0.4mΩ·cm2左右。可以看到，本实施例可以在衬底层厚度不变的情况下，减小接近一半的的衬底层电阻。
实施例4
图2是碳化硅结势垒二极管的截面示意图，其中该二极管采用了本发明提供的衬底结构。包括碳化硅衬底1，在此实施例中为N型碳化硅材料；衬底顶面P1；衬底底面P2；沟槽阵列2；欧姆接触层金属3；焊接层金属5；碳化硅外延层6，在此实施例中为N型半导体；重掺杂区7，在此实施例中为P型半导体；钝化层8；肖特基势垒金属9。
图6是该器件在刻蚀完沟槽阵列后的仰视图。在此实施例中，所有沟槽呈条状单排分布。在此实施例中，沟槽阵列占衬底底面P2总面积的接近1/5。
器件可以采用的制造工艺包括如下步骤。
第一步，在N型衬底1上方按照漂移区的浓度设计外延生长产生需要的N型外延层；
第二步，在N型外延6上利用离子注入或扩散方式或其他方式掺入高浓度P型掺杂形成P型重掺杂区7，注入深度约0.5微米；并通过高温离子注入退火激活注入的离子。
第三步，在N型衬底1的底面P2进行刻蚀得到沟槽阵列2，沟槽深度200微米。
第四步，在沟槽阵列2中溅射金属，形成金属叠层3、5。第一层金属3为镍金属且厚度为100nm；第二层金属5为银金属且厚度为1微米；利用欧姆接触退火，使第一层金属3和N型衬底1形成欧姆接触。
第四步，在外延层上淀积金属，并将金属图形化，形成肖特基势垒金属9并以此定义出器件有源区。
第五步，在器件上方继续淀积钝化层，并将钝化层开孔，获得阳极电极。
由此可见，通过本发明能够实现既能减小衬底电阻又能与普通工艺线相兼容的碳化硅功率器件结构，也能缓解在热循环或实际使用过程中存在的热应力问题，具有其突出显著的技术效果。

Claims (9)

1.一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：
包括碳化硅衬底(1)，包括衬底顶面(P1)和衬底底面(P2)；
包括设置在碳化硅衬底(1)底面的沟槽阵列(2)；
包括覆盖在碳化硅衬底(1)和沟槽阵列(2)底面的金属叠层，金属叠层带有空腔。
2.如权利要求1所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述的金属叠层包括：
包括第一层金属(3)，覆盖在衬底底面(P2)和沟槽阵列(2)底面；
包括第二层金属(5)，上表面与第一层金属(3)底面相连，下表面在沟槽阵列(2)处形成空腔。
3.如权利要求2所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述的第一层金属(3)与碳化硅衬底(1)形成欧姆接触层金属。
4.如权利要求1所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述的沟槽阵列(2)为开设在衬底底面(P2)上阵列均布的多个沟槽。
5.如权利要求1或4所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述沟槽阵列(2)所占据衬底底面(P2)的面积和原衬底底面(P2)总面积之间的比例小于或等于1/2并且大于1/100。
6.如权利要求4所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述沟槽的深度最深是距衬底顶面(P1)距离为100微米。
7.如权利要求4所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述沟槽阵列(2)中的沟槽阵列方式为对齐网格式或者交错网格式。
8.如权利要求1所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述第一层金属(3)选用镍或者钛的金属，且厚度小于500nm。
9.如权利要求1所述的一种带沟槽阵列和空腔的碳化硅衬底结构，其特征在于：所述第二层金属(5)选用银、钛或者钨的金属，厚度不低于100nm且不大于2微米。
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