[go: up one dir, main page]

CN106935657A - 一种薄膜晶体管及其制造方法、显示装置 - Google Patents

一种薄膜晶体管及其制造方法、显示装置 Download PDF

Info

Publication number
CN106935657A
CN106935657A CN201710309534.6A CN201710309534A CN106935657A CN 106935657 A CN106935657 A CN 106935657A CN 201710309534 A CN201710309534 A CN 201710309534A CN 106935657 A CN106935657 A CN 106935657A
Authority
CN
China
Prior art keywords
active layer
drain
grid
source
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710309534.6A
Other languages
English (en)
Other versions
CN106935657B (zh
Inventor
王国英
宋振
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710309534.6A priority Critical patent/CN106935657B/zh
Publication of CN106935657A publication Critical patent/CN106935657A/zh
Priority to PCT/CN2018/073806 priority patent/WO2018201758A1/zh
Priority to US16/075,268 priority patent/US11251311B2/en
Application granted granted Critical
Publication of CN106935657B publication Critical patent/CN106935657B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/019—Manufacture or treatment of FETs having stacked nanowire, nanosheet or nanoribbon channels
    • H10D30/0191—Manufacture or treatment of FETs having stacked nanowire, nanosheet or nanoribbon channels forming stacked channels, e.g. changing their shapes or sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/501—FETs having stacked nanowire, nanosheet or nanoribbon channels
    • H10D30/502—FETs having stacked nanowire, nanosheet or nanoribbon channels characterised by the stacked channels
    • H10D30/504—FETs having stacked nanowire, nanosheet or nanoribbon channels characterised by the stacked channels wherein the stacked channels have different properties
    • H10D30/506—FETs having stacked nanowire, nanosheet or nanoribbon channels characterised by the stacked channels wherein the stacked channels have different properties having different thicknesses, sizes or shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors

Landscapes

  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明公开了一种薄膜晶体管及其制造方法、显示装置，属于半导体领域。该薄膜晶体管包括第一有源层、源极、漏极、栅极和第二有源层，其中，源极、漏极和栅极间隔设置在第一有源层上，栅极位于源极和漏极之间，第二有源层设置在栅极、源极和漏极上，源极和漏极均与第一有源层和第二有源层连接，栅极分别与第一有源层、第二有源层、源极和漏极绝缘，在栅极上施加电压时，源极和漏极可以通过第一有源层导通，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。

Description

一种薄膜晶体管及其制造方法、显示装置
技术领域
本发明涉及半导体领域，特别涉及一种薄膜晶体管及其制造方法、显示装置。
背景技术
目前常见的显示装置包括被动发光显示装置(如液晶显示装置)和主动发光显示装置(如OLED(Organic Light Emitting Diode，有机发光二极管)显示装置)两大类，由于主动发光显示装置不需要设置背光板，相比被动发光显示装置具有厚度小，功耗低，响应速度快等优势，因此主动发光显示装置具有更大的市场竞争力。
OLED显示装置包括多个OLED，每一个OLED都与一个薄膜晶体管连接，通过控制薄膜晶体管的通断可以控制OLED的点亮和熄灭，通过调节薄膜晶体管的开态电流(即薄膜晶体管正向导通时的电流)的大小，可以实现OLED的亮度调节。
为了可以得到更大的开态电流，现有的薄膜晶体管通常会增大有源层的面积，这导致薄膜晶体管的体积较大，而薄膜晶体管体积越大，遮挡的光越多，会导致显示装置的开口率降低，从而影响到显示装置的亮度。
发明内容
为了解决如何在不增大薄膜晶体管的体积的同时提高薄膜晶体管的开态电流的问题，本发明实施例提供了一种薄膜晶体管及其制造方法、显示装置。所述技术方案如下：
一方面，本发明实施例提供了一种薄膜晶体管，所述薄膜晶体管包括第一有源层、源极、漏极、栅极和第二有源层，其中，所述源极、所述漏极和所述栅极间隔设置在所述第一有源层上，所述栅极位于所述源极和所述漏极之间，所述第二有源层设置在所述栅极、所述源极和所述漏极上，所述源极和所述漏极均与所述第一有源层和所述第二有源层连接，所述栅极分别与所述第一有源层、所述第二有源层、所述源极和所述漏极绝缘。
优选地，所述薄膜晶体管还包括绝缘层，所述绝缘层包裹在所述栅极外。
优选地，所述绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述第一栅极绝缘层设置在所述第一有源层上，且所述第一栅极绝缘层位于所述源极和所述漏极之间，所述第一栅极绝缘层上设置有凹槽，所述栅极设置在所述凹槽中，所述第二栅极绝缘层设置在所述栅极上，所述第二有源层设置在所述源极和所述漏极之间。
可选地，所述第二有源层与所述第一有源层相连接。
可选地，所述第一有源层由硅基材料或氧化锌基材料制成，所述第二有源层由硅基材料或氧化锌基材料制成。
优选地，所述第一有源层的厚度为30nm～70nm，所述第二有源层的厚度为30nm～70nm。
另一方面，本发明实施例还提供了一种薄膜晶体管的制造方法，所述制造方法包括：
在衬底基板上形成第一有源层、源极、漏极和栅极，所述源极、所述漏极和所述栅极间隔设置在所述第一有源层上，且在平行于所述衬底基板的方向上，所述栅极位于所述源极和所述漏极之间；
在所述栅极、所述源极和所述漏极上形成第二有源层；
其中，所述源极和所述漏极均与所述第一有源层和所述第二有源层连接，所述栅极分别与所述第一有源层、所述第二有源层、所述源极和所述漏极绝缘。
优选地，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上依次形成所述第一有源层和源漏金属层，在所述源漏金属层上形成凹槽，所述凹槽的深度小于所述源漏金属层的厚度；
对所述凹槽的槽底和侧壁进行氧化处理，以形成所述源极、所述漏极和第一栅极绝缘层，所述第一栅极绝缘层隔开所述源极和所述漏极；
在所述凹槽内形成所述栅极；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
可选地，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上依次形成所述第一有源层和第一栅极绝缘层，所述第一栅极绝缘层位于所述第一有源层上且所述第一栅极绝缘层上开设有凹槽；
在所述第一有源层和所述第一栅极绝缘层上形成电极材料膜层；
对所述电极材料膜层进行图形化处理，以在所述第一有源层上形成所述源极和所述漏极并在所述凹槽中形成所述栅极，在平行于所述衬底基板的方向上，所述第一栅极绝缘层位于所述源极和所述漏极之间；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
可选地，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上形成所述第一有源层、所述源极和所述漏极；
在所述第一有源层上形成第一栅极绝缘层，所述第一栅极绝缘层上开设有凹槽，且在平行于所述衬底基板的方向上，所述第一栅极绝缘层位于所述源极和所述漏极之间；
在所述凹槽中形成所述栅极；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
优选地，所述在所述栅极上形成第二栅极绝缘层，包括：
对所述栅极的远离所述衬底基板的表面进行氧化处理，以形成所述第二栅极绝缘层。
可选地，所述在所述栅极上形成第二栅极绝缘层包括：
在所述栅极上形成绝缘材料膜层；
图形化处理所述绝缘材料膜层，以形成所述第二栅极绝缘层。
优选地，所述第二有源层与所述第一有源层相连接。
另一方面，本发明实施例还提供了一种阵列基板，所述阵列基板包括前述的薄膜晶体管。
再一方面，本发明实施例还提供了一种显示装置，所述显示装置包括前述的阵列基板。
本发明实施例提供的技术方案带来的有益效果是：通过在第一有源层上设置源极和漏极，在源极和漏极之间设置栅极，且栅极与第一有源层绝缘，栅极与源极绝缘，栅极与漏极绝缘，从而在栅极上施加电压时，源极和漏极可以通过第一有源层导通。通过在栅极、源极和漏极上设置第二有源层，且栅极与第二有源层绝缘，从而在栅极上施加电压时，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的一种薄膜晶体管的三维结构示意图；
图3是本发明实施例提供的一种薄膜晶体管的制造方法的流程图；
图4是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；
图5～图9是本发明实施例提供的一种薄膜晶体管的制造过程示意图；
图10是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；
图11～图12是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；
图13是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；
图14～图15是本发明实施例提供的另一种薄膜晶体管的制造过程示意图；
图16是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；
图17～图19是本发明实施例提供的另一种薄膜晶体管的制造过程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图。图2是本发明实施例提供的一种薄膜晶体管的三维结构示意图，为了便于说明，图2中移除了部分结构。结合图1和图2，该薄膜晶体管包括第一有源层21、源极31、漏极32、栅极33和第二有源层22，其中，源极31、漏极32和栅极33间隔设置在第一有源层21上，栅极33位于源极31和漏极32之间，第二有源层22设置在栅极33、源极31和漏极32上，源极31和漏极32均与第一有源层21和第二有源层22连接，栅极33分别与第一有源层21、第二有源层22、源极31和漏极32绝缘。
图中的薄膜晶体管可以设置在衬底基板10上。需要说明的是，栅极33位于源极31和漏极32之间是指在平行于衬底基板10的方向上，栅极33位于源极31和漏极32之间。
本发明实施例通过在第一有源层上设置源极和漏极，在源极和漏极之间设置栅极，且栅极与第一有源层绝缘，栅极与源极绝缘，栅极与漏极绝缘，从而在栅极上施加电压时，源极和漏极可以通过第一有源层导通。通过在栅极、源极和漏极上设置第二有源层，且栅极与第二有源层绝缘，从而在栅极上施加电压时，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。
如图1所示，该薄膜晶体管还可以包括绝缘层40，绝缘层40包裹在栅极33外。通过采用绝缘层40包裹栅极33的结构形式，可以使栅极33同时与源极31、漏极32、第一有源层21和第二有源层22绝缘。
实现时，第一有源层21、源极31、第二有源层22、漏极32围成封闭的空间，绝缘层40设置在该封闭的空间中，栅极33设置在绝缘层40的内部，以通过绝缘层40与第一有源层21、源极31、第二有源层22、漏极32绝缘，源极31、漏极32和栅极33可以通过过孔与外部电路连接，其中栅极33的过孔应与第二有源层22绝缘。
具体地，绝缘层40可以包括第一栅极绝缘层41和第二栅极绝缘层42，第一栅极绝缘层41设置在第一有源层21上，且第一栅极绝缘层41位于源极31和漏极32之间，第一栅极绝缘层41上设置有凹槽41a，栅极33设置在凹槽41a中，第二栅极绝缘层42设置在栅极33上，第二有源层22设置在源极31和漏极32之间。通过将绝缘层40设置成包括第一栅极绝缘层41和第二栅极绝缘层42的形式可以利于绝缘层40的制作，绝缘层40的具体制作过程可以参见下文薄膜晶体管的制造方法。
可选地，第一栅极绝缘层41可以由氮化物、金属氧化物或非金属氧化物制成，第二栅极绝缘层42可以由金属氧化物或非金属氧化物制成。氮化物包括但不限于是SiNx，非金属氧化物包括但不限于是SiOx，金属氧化物包括但不限于是Al(铝)的氧化物、Hf(铪)的氧化物、Ta(钽)的氧化物。
优选地，第一栅极绝缘层41和第二栅极绝缘层42由金属氧化物制成，金属氧化物形成的绝缘材料具有较高的介电常数，可以有利于提高栅控能力，提高开关速度。
如图1所示，栅极33在第一有源层21上的正投影与源极31和漏极32在第一有源层21上的正投影重叠面积为0，即不存在重叠，这样可以避免栅极33与源极31、漏极32之间形成寄生电容。
优选地，第二有源层22可以与第一有源层21相连接。第二有源层22与第一有源层21相连接可以使得第一有源层21和第二有源层22连成一个整体，从而将源极31和漏极32包裹在第一有源层21和第二有源层22中，这样可以增大源极31与第一有源层21、第二有源层22的总接触面积，增大漏极32与第一有源层21、第二有源层22的总接触面积，有利于减小源极31和漏极32与第一有源层21、第二有源层22的接触电阻，进一步增大薄膜晶体管的开态电流。
可选地，第一有源层21可以由硅基材料或氧化锌基材料制成，第二有源层22也可以由硅基材料或氧化锌基材料制成。硅基材料包括但不限于是多晶硅和非晶硅，氧化锌基材料包括但不限于是非晶铟镓锌氧化物。
在本实施例中，第一有源层21和第二有源层22采用同种材料制成，在其他实施例中，第一有源层21和第二有源层22也可以采用不同材料制成，本发明并不以此为限。
可选地，第一有源层21的厚度可以为30nm～70nm，第二有源层22的厚度可以为30nm～70nm。第一有源层21和第二有源层22的厚度可以相等也可以不等，第一有源层21和第二有源层22的厚度可以根据需要进行设置以满足不同薄膜晶体管的要求。
可选地，源极31的厚度可以为200nm～400nm，漏极32的厚度可以为200nm～400nm，栅极33的厚度可以为100nm～200nm。源极31、漏极32和栅极33的厚度可以根据需要进行设置以满足不同的薄膜晶体管的要求。
实现时，制作源极31、漏极32和栅极33的金属包括但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
需要说明的是，本发明中所指的厚度为在垂直于衬底基板方向上的尺寸，例如源极31的厚度为300nm，指源极31在垂直于衬底基板方向上的长度为300nm。
图3是本发明实施例提供的一种薄膜晶体管的制造方法的流程图，该制造方法用于制造如图1所示的薄膜晶体管。如图3所示，该制造方法包括：
S11：在衬底基板上形成第一有源层、源极、漏极和栅极。
其中，源极、漏极和栅极间隔设置在第一有源层上，且在平行于衬底基板的方向上，栅极位于源极和漏极之间。
S12：在栅极、源极和漏极上形成第二有源层。
其中，源极和漏极均与第一有源层和第二有源层连接，栅极分别与第一有源层、第二有源层、源极和漏极绝缘。
本发明实施例通过在第一有源层上设置源极和漏极，在源极和漏极之间设置栅极，且栅极与第一有源层绝缘，栅极与源极绝缘，栅极与漏极绝缘，从而在栅极上施加电压时，源极和漏极可以通过第一有源层导通。通过在栅极、源极和漏极上设置第二有源层，且栅极与第二有源层绝缘，从而在栅极上施加电压时，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。
图4是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图，该制造方法用于制造如图1所示的薄膜晶体管。以下结合图5～图9对该制造方法进行具体说明。如图4所示，该制造方法包括：
S201：提供一衬底基板。
衬底基板可以为透明基板，例如玻璃基板、硅基板和塑料基板等。步骤S201中可以对衬底基板进行洗净处理。
S202：在衬底基板上形成第一有源层。
具体地，步骤S202可以包括：
在衬底基板上形成有源材料膜层。
通过构图工艺在衬底基板上形成第一有源层。
实现时，可以通过沉积的方式形成源材料膜层，构图工艺中既可以采用湿法刻蚀，也可以采用干法刻蚀。
可选地，第一有源层可以由硅基材料或氧化锌基材料制成，硅基材料包括但不限于是多晶硅和非晶硅，氧化锌基材料包括但不限于是非晶铟镓锌氧化物。
S203：在第一有源层上形成源漏金属层，并在源漏金属层上形成凹槽。
如图5所示，衬底基板210上依次形成有第一有源层221和源漏金属层230，源漏金属层230上形成有凹槽230a，且凹槽230a的深度小于源漏金属层230的厚度。
具体地，步骤S203可以包括：
在第一有源层上形成电极材料膜层。
通过构图工艺形成源漏金属层230和凹槽230a。
具体可以通过溅射的方式在第一有源层上形成电极材料膜层。
实现时，制作电极材料膜层的金属包括但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
S204：对凹槽的槽底和侧壁进行氧化处理。
如图6所示，氧化处理凹槽230a的槽底和侧壁，以形成源极231、漏极232和第一栅极绝缘层241，第一栅极绝缘层241隔开源极231和漏极232。通过将一部分源漏金属层230加工成源极231和漏极232，另一部分源漏金属层230加工成第一栅极绝缘层241，可以减少材料的使用量，同时氧化源漏金属层230形成的第一栅极绝缘层241是金属氧化物，具有较高的介电常数，可以有利于提高栅控能力，提高开关速度。
需要说明的是，凹槽230a的槽底处，氧化处理的深度等于凹槽的槽底处源漏金属层230的厚度，以确保使源漏金属层230被氧化为在平行于衬底基板210的方向上，并排布置的源极231、第一栅极绝缘层241和漏极232。
实现时，氧化处理可以在电解槽中进行。
具体地，步骤S204可以包括：
将源漏金属层230浸入溶液中，以源漏金属层230为阳极进行氧化处理。
可选地，溶液可以是柠檬酸溶液。
优选地，采用恒流恒压模式进行氧化处理，即在氧化处理过程中，控制电流和电压恒定。这样可以使源漏金属层230以恒定的速度被氧化，易于通过氧化时间控制氧化的深度。
可选地，可以采用碳棒或铅棒为阴极。
实现时，在将源漏金属层230浸入溶液中之前，可以在第一有源层221、源漏金属层230上形成保护层200，以避免源漏金属层230被过多的氧化。
具体地，保护层200覆盖在衬底基板210和源漏金属层230上，且露出凹槽230a。
优选地，在步骤S203中，通过构图工艺完成凹槽230a的制作后，可以保留位于凹槽之外的光刻胶，通过存留的光刻胶做保护层200，避免源漏金属层230被过多的氧化。
在步骤S204之后，可以保留保护层200以在后续步骤中加以利用。
S205：在凹槽内形成栅极。
如图7所示，栅极233形成在凹槽230a中。
可选地，步骤S205可以包括：
在第一栅极绝缘层241上形成栅极材料膜层。
通过构图工艺在凹槽230a中形成栅极233。
实现时，可以通过溅射的方式形成栅极材料膜层或在凹槽230a中形成栅极233。制作栅极233的材料包括但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
由于保护层200覆盖在除凹槽230a之外的部分上，因此在制作栅极233时可以直接剥离位于保护层200上的栅极材料膜层，从而在凹槽230a中形成栅极233。
在步骤S205之后，可以继续保留保护层200以在后续步骤中加以利用。
S206:在栅极上形成第二栅极绝缘层。
如图8所示，第二栅极绝缘层242位于源极231和漏极232之间。
优选地，步骤S206可以包括：
对栅极233的远离衬底基板210的表面进行氧化处理，以形成第二栅极绝缘层242。
氧化处理栅极233的具体过程与前述的源漏金属层230的氧化处理过程类似，此处不再详述。在对栅极233进行氧化时，可以采用前述步骤S205中保留的保护层200，避免栅极233之外的区域被氧化。
通过氧化一部分栅极的材料以形成第二栅极绝缘层，可以减少材料的使用量，同时氧化栅极的材料形成的第二栅极绝缘层是金属氧化物，具有较高的介电常数，可以有利于提高栅控能力，提高开关速度。
可选地，步骤S206也可以包括：
在栅极233上形成绝缘材料膜层。
通过构图工艺形成第二栅极绝缘层242。
实现时，可以通过沉积的方式形成绝缘材料膜层。制作该绝缘材料膜层的材料可以是氮化物或非金属氧化物，具体可以包括但不限于是SiOx、SiNx。通过在栅极233上另外沉积一层材料，并制作成第二栅极绝缘层242，制作工艺简单，且便于选择第二栅极绝缘层242的材料，以满足不同的工艺要求。
容易想到的是，对于采用氧化栅极233的方法制作第二栅极绝缘层242和采用另外沉积一层材料的方法制作第二栅极绝缘层242的两种方法中，前者在步骤S205中形成的栅极233的厚度应大于后者在步骤S205中形成的栅极233的厚度，已确保栅极233有足够的厚度。
第二栅极绝缘层242的远离衬底基板210的表面与源极231或漏极232的远离衬底基板210的表面平齐。
在完成第二栅极绝缘层242的制作后，可以去除前述步骤中保留的保护层200。
S207：形成第二有源层。
如图9所示，第二有源层222形成在源极231、漏极232、第二栅极绝缘层242上。
实现时，可以通过沉积的方式形成第二有源层222。第二有源层222可以由硅基材料或氧化锌基材料制成。硅基材料包括但不限于是多晶硅和非晶硅，氧化锌基材料包括但不限于是非晶铟镓锌氧化物。
如图9所示，第二有源层222可以与第一有源层221相连接。第二有源层222与第一有源层221相连接可以使得第一有源层221和第二有源层222连成一个整体，从而将源极231和漏极232包裹在第一有源层221和第二有源层222中，这样可以增大源极231与第一有源层221、第二有源层222的总接触面积，增大漏极232与第一有源层221、第二有源层222的总接触面积，有利于减小源极231和漏极232与第一有源层221、第二有源层222的接触电阻，进一步增大薄膜晶体管的开态电流。
在本实施例中，第一有源层221和第二有源层222采用同种材料制成，在其他实施例中，第一有源层221和第二有源层222也可以采用不同材料制成，本发明并不以此为限。
图10是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图，该制造方法用于制造如图1所示的薄膜晶体管。该方法相比于图4所示的方法，区别之处在于第一有源层和源漏金属层通过同一次构图工艺制成。以下结合图11～图12对该制造方法进行具体说明。如图10所示，该制造方法包括：
S301：提供一衬底基板。
衬底基板可以为透明基板，例如玻璃基板、硅基板和塑料基板等。步骤S301中可以对衬底基板进行洗净处理。
S302：在衬底基板上依次形成有源材料膜层和电极材料膜层。
如图11所示，有源材料膜层320和电极材料膜层3301依次层叠在衬底基板310上。具体可以通过沉积的方式形成有源材料膜层320，通过溅射的方式在有源材料膜层320上形成电极材料膜层3301。
可选地，有源材料膜层320可以由硅基材料或氧化锌基材料制成，硅基材料包括但不限于是多晶硅和非晶硅，氧化锌基材料包括但不限于是非晶铟镓锌氧化物。
实现时，电极材料膜层3301可以由金属材料制成，该金属材料包括但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
S303：形成第一有源层和源漏金属层，并在源漏金属层上形成凹槽。
如图12所示，可以通过构图工艺处理电极材料膜层3301和有源材料膜层320，以在衬底基板310上形成层叠设置的第一有源层321和源漏金属层320。相比于图4所示的制造方法，可以减少一次构图工艺完成第一有源层321和源漏金属层330的制作，简化了制作过程，降低了制作成本。
S304：对凹槽的槽底和侧壁进行氧化处理。
具体地，S304可以与S204相同，此处不再赘述。
S305：在凹槽内形成栅极。
具体地，S305可以与S205相同，此处不再赘述。
S306:在栅极上形成第二栅极绝缘层。
具体地，S306可以与S206相同，此处不再赘述。
S307：形成第二有源层。
具体地，S307可以与S207相同，此处不再赘述。
图13是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图，该制造方法用于制造如图1所示的薄膜晶体管。该方法相比于图4所示的方法，区别之处在于第一栅极绝缘层通过构图工艺制作。以下结合图14～图15对该制造方法进行具体说明。如图13所示，该制造方法包括：
S401：提供一衬底基板。
具体地，S401可以与S201相同，此处不再赘述。
S402：在衬底基板上形成第一有源层。
具体地，S402可以与S202相同，此处不再赘述。
S403：在第一有源层上形成源极和漏极。
如图14所示，在第一有源层421上形成有间隔设置的源极431和漏极432。
具体地，步骤S403可以包括：
在第一有源层上形成电极材料膜层。
通过构图工艺形成源极和漏极。
具体可以通过溅射的方式在第一有源层上形成电极材料膜层。
实现时，制作源极431和漏极432的材料包括但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
S404：在第一有源层上形成第一栅极绝缘层。
如图15所示，第一栅极绝缘层441上开设有凹槽441a，且在平行于衬底基板410的方向上，第一栅极绝缘层441位于源极431和漏极432之间。
具体地，步骤S404可以包括：
在第一有源层421上形成绝缘材料膜层。
具体地，绝缘材料膜层覆盖在衬底基板410、第一有源层421、源极431和漏极432上。
通过构图工艺形成第一栅极绝缘层441。
具体地，可以通过构图工艺去除位于衬底基板410、源极431和漏极432上的全部绝缘材料膜层，并去除位于源极431和漏极432之间的第一有源层421上的部分绝缘材料膜层，以形成具有凹槽441a的第一栅极绝缘层441。
实现时，可以通过沉积的方式形成绝缘材料膜层。制作第一栅极绝缘层441的材料可以是氮化物或非金属氧化物，具体可以包括但不限于是SiOx、SiNx。通过在第一有源层421上另外沉积一层材料，并制作成第一栅极绝缘层442，制作工艺简单，且便于选择第一栅极绝缘层441的材料，以满足不同的工艺要求。
S405：在凹槽中形成栅极。
具体地，S405可以与S205相同，此处不再赘述。
S406：在栅极上形成第二栅极绝缘层，第二栅极绝缘层位于源极和漏极之间。
具体地，S406可以与S206相同，此处不再赘述。
S407：形成第二有源层。
具体地，S407可以与S207相同，此处不再赘述。
在本发明的另一种实现方式中，步骤S402～403中也可以采用类似步骤S302～S303的制造方法。具体可以替换为以下步骤：
在衬底基板上依次形成有源材料膜层和电极材料膜层。
形成第一有源层、源极和漏极。
可以通过构图工艺处理电极材料膜层和有源材料膜层，以在衬底基板上形成第一有源层和间隔布置在第一有源层上的源极和漏极。这样可以只通过一次构图工艺完成第一有源层、源极和漏极的制作，简化了制作过程，降低了制作成本。
容易想到的是，在通过构图工艺处理电极材料膜层和有源材料膜层时，可以采用半色调掩膜以使位于源极和漏极之间的区域的刻蚀深度小于位于源极和漏极之外的区域的刻蚀深度。
具体可以通过沉积的方式形成有源材料膜层，通过溅射的方式在第一有源层上形成电极材料膜层。
图16是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图，该制造方法用于制造如图1所示的薄膜晶体管。该方法相比于图4所示的方法，区别之处在于栅极、源极和漏极的制作。以下结合图17～图19对该制造方法进行具体说明。如图16所示，该制造方法包括：
S501：提供一衬底基板。
具体地，S501可以与S201相同，此处不再赘述。
S502：在衬底基板上形成第一有源层。
具体地，S502可以与S202相同，此处不再赘述。
S503：在第一有源层上形成第一栅极绝缘层，并在第一栅极绝缘层上形成凹槽。
如图17所示，第一栅极绝缘层541上开设有凹槽541a，第一栅极绝缘层541在第一有源层521上的正投影位于第一有源层521内。
具体地，步骤S503可以包括：
在第一有源层521上形成绝缘材料膜层。
通过构图工艺形成第一栅极绝缘层541。
具体地，可以在构图工艺中通过半色调掩膜进行曝光，以去除位于待形成凹槽541a的区域的部分绝缘材料膜层和第一有源层521上待形成源极和漏极的区域的全部绝缘材料膜层，从而在第一有源层521上形成具有凹槽541a的第一栅极绝缘层541。
实现时，可以通过沉积的方式形成绝缘材料膜层。制作第一栅极绝缘层541的材料可以是氮化物或非金属氧化物，具体可以包括但不限于是SiOx、SiNx。通过在第一有源层521上另外沉积一层材料，并制作成第一栅极绝缘层542，制作工艺简单，且便于选择第一栅极绝缘层541的材料，以满足不同的工艺要求。
S504：在第一有源层和第一栅极绝缘层上形成电极材料膜层。
如图18所示，在第一有源层521和第一栅极绝缘层541上形成电极材料膜层5301。具体可以通过溅射的方式形成电极材料膜层5301。
实现时，电极材料膜层可以是但不限于是Al(铝)、Hf(铪)、Ta(钽)，也可以是上述金属形成的合金。
S505：对电极材料膜层进行图形化处理。
如图19所示，对电极材料膜层5301进行图形化处理，以在第一有源层541上形成源极531和漏极532并在凹槽541a中形成栅极541，在平行于衬底基板510的方向上，第一栅极绝缘层541位于源极531和漏极532之间。
具体可以通过构图工艺对电极材料膜层5301进行图形化处理。通过一次构图工艺同时形成源极531、漏极532和栅极533，可以有利于提高制作效率。
容易想到的是，在通过构图工艺处理电极材料膜层5301时，可以采用半色调掩膜以使不同区域的电极材料膜层5301被去除的厚度不同。
S506：在栅极上形成第二栅极绝缘层，第二栅极绝缘层位于源极和漏极之间。
具体地，S506可以与S206相同，此处不再赘述。
S507：形成第二有源层。
具体地，S507可以与S207相同，此处不再赘述。
需要说明的是，本发明中的构图工艺包括光刻胶的涂覆、曝光、显影、刻蚀、光刻胶的剥离等。
本发明实施例还提供了一种阵列基板，该阵列基板包括有如图1所示的薄膜晶体管。
本发明实施例通过在第一有源层上设置源极和漏极，在源极和漏极之间设置栅极，且栅极与第一有源层绝缘，栅极与源极绝缘，栅极与漏极绝缘，从而在栅极上施加电压时，源极和漏极可以通过第一有源层导通。通过在栅极、源极和漏极上设置第二有源层，且栅极与第二有源层绝缘，从而在栅极上施加电压时，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。
本发明实施例还提供了一种显示装置，该显示装置包括前述的阵列基板。本发明实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例通过在第一有源层上设置源极和漏极，在源极和漏极之间设置栅极，且栅极与第一有源层绝缘，栅极与源极绝缘，栅极与漏极绝缘，从而在栅极上施加电压时，源极和漏极可以通过第一有源层导通。通过在栅极、源极和漏极上设置第二有源层，且栅极与第二有源层绝缘，从而在栅极上施加电压时，源极和漏极还可以通过第二有源层导通，由于源极和漏极在薄膜晶体管导通时，可以同时通过第一有源层和第二有源层导通，因此源极和漏极之间可以流通更大的电流，从而可以增大薄膜晶体管的开态电流。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括第一有源层、源极、漏极、栅极和第二有源层，其中，所述源极、所述漏极和所述栅极间隔设置在所述第一有源层上，所述栅极位于所述源极和所述漏极之间，所述第二有源层设置在所述栅极、所述源极和所述漏极上，所述源极和所述漏极均与所述第一有源层和所述第二有源层连接，所述栅极分别与所述第一有源层、所述第二有源层、所述源极和所述漏极绝缘。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括绝缘层，所述绝缘层包裹在所述栅极外。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述第一栅极绝缘层设置在所述第一有源层上，且所述第一栅极绝缘层位于所述源极和所述漏极之间，所述第一栅极绝缘层上设置有凹槽，所述栅极设置在所述凹槽中，所述第二栅极绝缘层设置在所述栅极上，所述第二有源层设置在所述源极和所述漏极之间。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二有源层与所述第一有源层相连接。
5.根据权利要求1～4任一项所述的薄膜晶体管，其特征在于，所述第一有源层由硅基材料或氧化锌基材料制成，所述第二有源层由硅基材料或氧化锌基材料制成。
6.根据权利要求1～4任一项所述的薄膜晶体管，其特征在于，所述第一有源层的厚度为30nm～70nm，所述第二有源层的厚度为30nm～70nm。
7.一种薄膜晶体管的制造方法，其特征在于，所述制造方法包括：
在衬底基板上形成第一有源层、源极、漏极和栅极，所述源极、所述漏极和所述栅极间隔设置在所述第一有源层上，且在平行于所述衬底基板的方向上，所述栅极位于所述源极和所述漏极之间；
在所述栅极、所述源极和所述漏极上形成第二有源层；
其中，所述源极和所述漏极均与所述第一有源层和所述第二有源层连接，所述栅极分别与所述第一有源层、所述第二有源层、所述源极和所述漏极绝缘。
8.根据权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上依次形成所述第一有源层和源漏金属层，在所述源漏金属层上形成凹槽，所述凹槽的深度小于所述源漏金属层的厚度；
对所述凹槽的槽底和侧壁进行氧化处理，以形成所述源极、所述漏极和第一栅极绝缘层，所述第一栅极绝缘层隔开所述源极和所述漏极；
在所述凹槽内形成所述栅极；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
9.根据权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上依次形成所述第一有源层和第一栅极绝缘层，所述第一栅极绝缘层位于所述第一有源层上且所述第一栅极绝缘层上开设有凹槽；
在所述第一有源层和所述第一栅极绝缘层上形成电极材料膜层；
对所述电极材料膜层进行图形化处理，以在所述第一有源层上形成所述源极和所述漏极并在所述凹槽中形成所述栅极，在平行于所述衬底基板的方向上，所述第一栅极绝缘层位于所述源极和所述漏极之间；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
10.根据权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述在衬底基板上形成第一有源层、源极、漏极和栅极，包括：
在所述衬底基板上形成所述第一有源层、所述源极和所述漏极；
在所述第一有源层上形成第一栅极绝缘层，所述第一栅极绝缘层上开设有凹槽，且在平行于所述衬底基板的方向上，所述第一栅极绝缘层位于所述源极和所述漏极之间；
在所述凹槽中形成所述栅极；
在所述栅极上形成第二栅极绝缘层，所述第二栅极绝缘层位于所述源极和所述漏极之间。
11.根据权利要求8～10任一项所述的薄膜晶体管的制造方法，其特征在于，所述在所述栅极上形成第二栅极绝缘层，包括：
对所述栅极的远离所述衬底基板的表面进行氧化处理，以形成所述第二栅极绝缘层。
12.根据权利要求8～10任一项所述的薄膜晶体管的制造方法，其特征在于，所述在所述栅极上形成第二栅极绝缘层包括：
在所述栅极上形成绝缘材料膜层；
图形化处理所述绝缘材料膜层，以形成所述第二栅极绝缘层。
13.根据权利要求7～10任一项所述的薄膜晶体管的制造方法，其特征在于，所述第二有源层与所述第一有源层相连接。
14.一种阵列基板，其特征在于，所述阵列基板包括权利要求1～6任一项所述的薄膜晶体管。
15.一种显示装置，其特征在于，所述显示装置包括权利要求14所述的阵列基板。
CN201710309534.6A 2017-05-04 2017-05-04 一种薄膜晶体管及其制造方法、显示装置 Active CN106935657B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710309534.6A CN106935657B (zh) 2017-05-04 2017-05-04 一种薄膜晶体管及其制造方法、显示装置
PCT/CN2018/073806 WO2018201758A1 (zh) 2017-05-04 2018-01-23 一种薄膜晶体管及其制造方法、显示装置
US16/075,268 US11251311B2 (en) 2017-05-04 2018-01-23 Thin-film transistor, method of manufacturing the same, and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710309534.6A CN106935657B (zh) 2017-05-04 2017-05-04 一种薄膜晶体管及其制造方法、显示装置

Publications (2)

Publication Number Publication Date
CN106935657A true CN106935657A (zh) 2017-07-07
CN106935657B CN106935657B (zh) 2020-06-02

Family

ID=59429465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710309534.6A Active CN106935657B (zh) 2017-05-04 2017-05-04 一种薄膜晶体管及其制造方法、显示装置

Country Status (3)

Country Link
US (1) US11251311B2 (zh)
CN (1) CN106935657B (zh)
WO (1) WO2018201758A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018201758A1 (zh) * 2017-05-04 2018-11-08 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、显示装置
CN109686794A (zh) * 2019-01-02 2019-04-26 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
CN109727999A (zh) * 2019-01-02 2019-05-07 合肥京东方显示技术有限公司 阵列基板的制备方法、阵列基板及显示装置
WO2022247148A1 (zh) * 2021-05-28 2022-12-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883399A (en) * 1994-12-26 1999-03-16 Hyundai Electronics Industries Co., Ltd. Thin film transistor having double channels and its manufacturing method
CN102064089A (zh) * 2009-11-13 2011-05-18 三星移动显示器株式会社 形成多晶硅层的方法、薄膜晶体管、显示装置及制造方法
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103474470A (zh) * 2013-08-20 2013-12-25 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及其制造方法和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008718B2 (en) * 2004-12-14 2011-08-30 Sharp Kabushiki Kaisha Semiconductor device and production method thereof
KR100663359B1 (ko) * 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20070075362A1 (en) * 2005-09-30 2007-04-05 Ching-Yuan Wu Self-aligned schottky-barrier clamped trench DMOS transistor structure and its manufacturing methods
US7419858B2 (en) * 2006-08-31 2008-09-02 Sharp Laboratories Of America, Inc. Recessed-gate thin-film transistor with self-aligned lightly doped drain
JP6311901B2 (ja) * 2014-06-26 2018-04-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び有機ｅｌ表示装置
KR102261642B1 (ko) * 2014-08-07 2021-06-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
KR20160082173A (ko) * 2014-12-31 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
CN106935657B (zh) 2017-05-04 2020-06-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883399A (en) * 1994-12-26 1999-03-16 Hyundai Electronics Industries Co., Ltd. Thin film transistor having double channels and its manufacturing method
CN102064089A (zh) * 2009-11-13 2011-05-18 三星移动显示器株式会社 形成多晶硅层的方法、薄膜晶体管、显示装置及制造方法
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103474470A (zh) * 2013-08-20 2013-12-25 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及其制造方法和显示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018201758A1 (zh) * 2017-05-04 2018-11-08 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、显示装置
US11251311B2 (en) 2017-05-04 2022-02-15 Boe Technology Group Co., Ltd. Thin-film transistor, method of manufacturing the same, and display apparatus
CN109686794A (zh) * 2019-01-02 2019-04-26 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
CN109727999A (zh) * 2019-01-02 2019-05-07 合肥京东方显示技术有限公司 阵列基板的制备方法、阵列基板及显示装置
CN109727999B (zh) * 2019-01-02 2020-07-03 合肥京东方显示技术有限公司 阵列基板的制备方法、阵列基板及显示装置
US11450773B2 (en) 2019-01-02 2022-09-20 Chengdu Boe Optoelectronics Technology Co., Ltd. Thin film transistor, method of fabricating thin film transistor, and display apparatus having thin film transistor
WO2022247148A1 (zh) * 2021-05-28 2022-12-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板

Also Published As

Publication number Publication date
US20210202757A1 (en) 2021-07-01
US11251311B2 (en) 2022-02-15
WO2018201758A1 (zh) 2018-11-08
CN106935657B (zh) 2020-06-02

Similar Documents

Publication Publication Date Title
CN104362125B (zh) 阵列基板及其制作方法、显示装置
CN103745955B (zh) 显示装置、阵列基板及其制造方法
CN107799570A (zh) 顶栅自对准金属氧化物半导体tft及其制作方法
WO2015100935A1 (zh) 阵列基板及其制造方法、以及显示装置
CN106158978A (zh) 薄膜晶体管、阵列基板及其制备方法
CN103165471A (zh) 薄膜晶体管及其制作方法和显示装置
US9704998B2 (en) Thin film transistor and method of manufacturing the same, display substrate, and display apparatus
CN106935658A (zh) 一种薄膜晶体管及其制备方法、阵列基板
WO2016123974A1 (zh) 薄膜晶体管、像素结构及其制作方法、阵列基板、显示装置
TWI497689B (zh) 半導體元件及其製造方法
CN106935657B (zh) 一种薄膜晶体管及其制造方法、显示装置
KR20200007937A (ko) Tft 기판의 제조방법
CN107195634A (zh) 一种tft阵列基板及其制作方法
WO2015100859A1 (zh) 阵列基板及其制造方法和显示装置
JP7045983B2 (ja) 薄膜トランジスタの製造方法、薄膜トランジスタ及び表示装置
TWI546850B (zh) 顯示面板之製備方法
CN105990332B (zh) 薄膜晶体管基板及其显示面板
CN104167447B (zh) 一种薄膜晶体管及其制备方法、显示基板和显示设备
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
CN101976650B (zh) 薄膜晶体管及其制造方法
CN108122991B (zh) 薄膜晶体管及其制作方法
CN107634034A (zh) 主动阵列开关的制造方法
CN110676266A (zh) Tft基板及其制备方法、显示装置
CN106328693A (zh) 显示面板
WO2019119584A1 (zh) 阵列基板及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant