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CN106887441A - 光电转换装置及信息处理装置 - Google Patents

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CN106887441A CN201611143924.2A CN201611143924A CN106887441A CN 106887441 A CN106887441 A CN 106887441A CN 201611143924 A CN201611143924 A CN 201611143924A CN 106887441 A CN106887441 A CN 106887441A
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Abstract

本发明提供一种光电转换装置及信息处理装置。一种半导体装置包括：第一光电二极管，其被布置在半导体基板中；第二光电二极管，其被布置在半导体基板中；电荷电压转换部，其连接到第一光电二极管的阴极和第二光电二极管的阳极，并且被构造为将与在第一光电二极管中生成的电子和在第二光电二极管中生成的空穴对应的电荷量转换为电压；以及信号生成部，其被构造为生成与电荷电压转换部的电压对应的信号。

Description

光电转换装置及信息处理装置
技术领域
本发明的实施例涉及一种光电转换装置及信息处理装置。
背景技术
已经提出了通过用光照射目标物体并检测来自物体的反射光来测量到目标物体的距离的飞行时间(TOF)方法作为聚焦方法之一。具体地，基于从光照射的定时直到反射光检测的定时的时间段(即，反射光相对于照射光的延迟量)和光速度来测量到目标物体的距离。此时，由于来自目标物体的反射光与对应于外部环境中的光的环境光一起被检测到，所以需要一种用于在考虑环境光的同时进行聚焦的技术。
图12示出根据日本特开2005-303268号公报(第0092段和随后的段落)的第二示例性实施例的光检测元件1的结构例。光检测元件1配设有第一感光单元11a、对应于第一感光单元11a的空穴保持单元13、第二感光单元11b、对应于第二感光单元11b的电子保持单元14、复合单元15和输出单元16。空穴保持单元13保持在光源2被断开时由第一感光单元11a生成的空穴(对应于环境光的空穴)。电子保持单元14保持在光源2被接通时由第二感光单元11b生成的电子(对应于反射光和来自目标物体3的环境光二者的电子)。复合单元15使空穴保持单元13的空穴(对应于环境光的空穴)与电子保持单元14的电子(对应于反射光和环境光二者的电子)复合。其结果是，与反射光和环境光当中的反射光相对应的电子保留下来，并且，这些电子被输出单元16读出。根据该方法，可以获得与反射光和环境光当中的反射光相对应的信号，这有利于高精度地进行基于TOF法的聚焦。
根据日本特开2005-303268号公报中所描述的下述结构，难以增加目标载流子的读取操作速度，在所述结构中，通过光检测元件1的输出单元16取出目标载流子，以根据电子和空穴检测电荷量。由于这个原因，聚焦精度在进行基于TOF法的聚焦的情况下不会增加。
参考日本特开2005-303268号公报(第0045段)，可设想到这样的结构：多个光检测元件1均包括上述各单元(第一感光单元11a、第二感光单元11b等)。根据这种结构，单个光检测元件1对应于一单位像素，并且，从各光检测元件1输出用于进行基于TOF法的聚焦的信号，结果获得距离图像。
作为实现该结构的方法之一，两种类型的光电二极管被分别用作第一感光单元11a和第二感光单元11b。例如，可以设想到使用由P型半导体区和围绕该P型半导体区的N型半导体区构成的光电二极管作为第一感光单元11a。例如，可以设想到使用由N型半导体区和围绕该N型半导体区的P型半导体区构成的光电二极管作为第二感光单元11b。此时，在使用这两种类型的光电二极管的情况下，需要在不仅考虑这两种类型的光电二极管的像素中的电分离还考虑与邻接像素中的光电二极管的电分离的同时设计这样的像素的结构。应当注意，日本特开2005-303268号公报没有描述包括要使用哪一种类型的电路元件构造哪一种类型的电路、如何在半导体基板上实现上述各单元等具体结构。
发明内容
本技术提供一种有利于根据电子和空穴检测电荷量的半导体装置的结构。
本技术还提供一种用于在布置两种类型的光电二极管的结构中适当地将各个光电二极管彼此电分离的新结构。
本公开的一个方面涉及一种半导体装置。所述半导体装置包括：第一光电二极管，其被布置在半导体基板中；第二光电二极管，其被布置在半导体基板中；电荷电压转换部，其连接到第一光电二极管的阴极和第二光电二极管的阳极，并且被构造为将与在第一光电二极管中生成的电子和在第二光电二极管中生成的空穴对应的电荷量转换为电压；以及信号生成部，其被构造为生成与电荷电压转换部的电压对应的信号，其中，在布置有第一光电二极管的有源区域(active region)与布置有构成信号生成部的晶体管的有源区域之间以及在布置有第二光电二极管的有源区域与布置有构成信号生成部的晶体管的有源区域之间，布置由绝缘体构成的元件分离部。
本公开的另一个方面涉及一种光电转换装置。所述光电转换装置包括：配设有多个光检测单元的半导体基板，所述多个光检测单元中的各个包括第一光电二极管和第二光电二极管，该第一光电二极管包括累积电子和空穴中的一者的第一导电类型的第一半导体区域，该第二光电二极管包括累积电子和空穴中的另一者的不同于第一导电类型的第二导电类型的第二半导体区域，所述光电转换装置输出基于所述多个光检测单元中的各个的第一光电二极管和第二光电二极管中的至少一者的电荷的信号，其中，所述多个光检测单元包括彼此邻近的第一单元和第二单元，并且，在关于半导体基板的顶面的平面图中，第一单元的第二光电二极管和第二单元的第二光电二极管位于第一单元的第一光电二极管与第二单元的第一光电二极管之间。
根据下面参照附图对示例性实施例的描述，本发明的另外的特征将变得清楚。
附图说明
图1是用于描述摄像装置的构造示例的说明图。
图2是用于描述检测部件的构造示例的说明图。
图3是用于描述像素的构造示例的说明图。
图4A、图4B、图4C和图4D是用于描述像素的驱动方法的示例的说明图。
图5A、图5B、图5C和图5D是用于描述像素的结构的示例的说明图。
图6A、图6B、图6C和图6D是用于描述像素的结构的示例的说明图。
图7A、图7B、图7C和图7D是用于描述像素的结构的示例的说明图。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J是用于描述像素结构的形成方法的示例的说明图。
图9是用于描述像素的结构的示例的说明图。
图10A1、图10A2、图10B、图10C和图10D是用于描述像素的结构的示例的说明图。
图11A和图11B是用于描述像素阵列的构造的示例的说明图。
图12是用于描述参考例的构造的说明图。
具体实施方式
在下文中，将参照附图描述本发明的示例性实施例。根据本发明的示例性实施例，例如，可以将上述两种类型的各个光电二极管彼此适当地电分离。利用本发明的示例性实施例详细地描述本发明的其它优点，并且，可以参考详细描述和附图充分地理解本发明的其它优点。应当注意，各图仅仅是为了描述结构或构造的目的而被示出，并且所示的各个构件的尺寸不一定反映实际尺寸。另外，在各附图中，相同的构件或相同的部件被赋予相同的附图标记，并且下面将省略对重复内容的描述。
图1是用于描述应用根据本发明的示例性实施例的光电转换装置的信息处理装置100(在下文中，将被称为装置100)的构造例的说明图。例如，装置100设置有诸如发光二极管(LED)的光源101、诸如透镜的光学系统102和103、检测部件104和处理部件105。
经由光学系统102用光源101的发射光L1照射与聚焦目标相对应的目标物体110。光L2包括来自目标物体110的反射光，并且经由光学系统103入射在检测部件104上。检测部件104将基于光L2的信号供给到处理部件105。检测部件104对应于根据本发明的示例性实施例的光电转换装置，并且，也可以被称为光检测装置或简称为半导体装置(还应当注意，该装置可以被称为器件、模块等)。处理部件105驱动光源101和检测部件104，并且，根据来自检测部件104的信号，计算基于到目标物体110的距离的信息(下面将描述该计算的具体方法)。
应当注意，装置100的构造不限于该示例。本构造的一部分可以根据目的等而改变，并且可以并行地添加另一元件。例如，装置100可以是摄像装置(照相机)，并且，检测部件104也可以用作摄像部件。在另一示例中，装置100可以是聚焦装置。
图2是用于描述检测部件104的构造示例的说明图。例如，检测部件104设置有像素阵列210、驱动部220、读出部230、输出部240和控制部250。像素阵列210可以包括在半导体基板上以矩阵形式布置的多个单位像素PX(以形成多行和多列)。
在本说明书中，在考虑装置100是摄像装置的同时表示术语“像素”。然而，可以表示“光检测单元”、“光接收单元”、“传感器单元”等来代替“像素”，并且，这些单元也可以被统称为“单元”。类似地，可以表示“单元阵列”来代替“像素阵列”。
驱动部220通过使用例如布置在各行上的控制线L_CNT逐行驱动像素阵列210中的各个单位像素PX。被驱动的像素PX经由列信号线L_COL输出与光L2对应的信号作为像素信号。读出部230水平地传输经由列信号线L_COL输出的像素信号，并且，输出部240将水平传输的像素信号输出到上述的处理部件105。控制部250基于诸如时钟信号的基准信号来控制上述各个部。检测部件104还可以设置有被构造为向上述各个部供电的电源部(未示出)等。
图3是用于描述单位像素PX的构造示例的说明图。例如，单位像素PX包括光电二极管PD_N和PD_P、NMOS晶体管MN1至MN6以及PMOS晶体管MP1和MP2、以及电容C1_N、C2_N、C1_P和C2_P。
光电二极管PD_N和PD_P中的各个用作相互独立的光电转换部。NMOS晶体管MN1(第一晶体管)被布置为在光电二极管PD_N(第一光电二极管)的阴极与节点n1之间形成电流路径。光电二极管PD_N的阳极被固定为电压V1(即，其被连接到供应电压V1的电源线)。PMOS晶体管MP1(第二晶体管)被布置为在光电二极管PD_P(第二光电二极管)的阳极与节点n1之间形成电流路径。光电二极管PD_P的阴极固定为电压V2。在本示例中，电压V1可以被设置为大约-2[V]，并且电压V2可以被设置为+2[V]。光电二极管PD_N可以被表示为光电转换部(第一光电转换部)。这同样适用于其他光电二极管PD_P，并且，光电二极管PD_P可以被表示为例如第二光电转换部。
NMOS晶体管MN2被布置为在光电二极管PD_N的阴极与节点n2之间形成电流路径。PMOS晶体管MP2被布置为在光电二极管PD_P的阳极与节点n2之间形成电流路径。
电容C1_N和C2_N可以由N型(第一导电类型)半导体区域和围绕N型半导体区域的P型(第二导电类型)半导体区域构成(将在下面描述其细节)。还可以这样表示，电容C1_N和C2_N可以由P型半导体区域和形成在P型半导体区域中的N型半导体区域构成。电容C1_N的一个端子连接到节点n1，并且，电容C1_N的另一个端子固定到电压V1。电容C2_N的一个端子连接到节点n2，并且，电容C2_N的另一个端子固定到电压V1。电容C1_P和C2_P可以由P型半导体区域和围绕P型半导体区域的N型半导体区域构成(将在下面描述其细节)。还可以这样表示，电容C1_P和C2_P可以由N型半导体区域和形成在N型半导体区域中的P型半导体区域构成。电容C1_P的一个端子连接到节点n1，并且，电容C1_P的另一个端子固定到电压V2。电容C2_P的一个端子连接到节点n2，并且，电容C2_P的另一个端子固定到电压V2。
应当注意，电容C1_N和电容C1_P在这里彼此区分开，但是，这些电容可以被统称为对应于第一电荷保持部的“电容C1”。也就是说，由于电容C1_N和电容C1_P在结构方面可以被彼此区分开，所以这里单独地示出这些电容。然而，这两个电容在节点n1侧的相对侧上被固定到恒定电压，因此这些电容可以彼此组合，并且等效地视为单个电容部件。在电容C1中生成与在电容C1中保持的电荷量和电容C1的静电电容对应的电压，因此电容C1可以被称为第一电荷电压转换部。类似地，电容C2_N和电容C2_P可以被统称为对应于第二电荷保持部的“电容C2”，并且，电容C2也可以被称为第二电荷电压转换部。电容C1_N保持通过光电二极管PD_N中的光电转换生成的电子，并且，电容C1_P保持通过光电二极管PD_P中的光电转换生成的空穴。与通过将电容C1_N和电容C1_P相互组合而获得的电容相对应的电容C1保持与电子和空穴之间的差相等的电荷量。在电容C1中生成基于电荷量/静电电容的电位差(电压)。因此，通过将这些电容彼此组合而获得的电容C1_N、电容C1_P或电容C1分别保持与来自光电二极管的电荷对应的电压，换句话说，用作被构造为将电荷转换为电压的电荷电压转换部。类似地，电容C2_N和电容C2_P可以被统称为对应于第二电荷保持部的“电容C2”，并且，通过将这些电容彼此组合而获得的电容C2_N、电容C2_P和电容C2可以用作电荷电压转换部。
经由控制线L_CNT向NMOS晶体管MN1和PMOS晶体管MP1的栅极供给控制信号TX1。例如，当控制信号TX1处于高电平时，NMOS晶体管MN1处于导通状态，另一方面，PMOS晶体管MP1被置于非导通状态。例如，当控制信号TX1处于低电平时，NMOS晶体管MN1被置于非导通状态，另一方面，PMOS晶体管MP1被置于导通状态。类似地，经由控制线L_CNT向NMOS晶体管MN2和PMOS晶体管MP2的栅极供给控制信号TX2。
NMOS晶体管MN3被布置为在节点n1与具有电压V0的电源线之间形成电流路径。经由控制线L_CNT向NMOS晶体管MN3的栅极供给控制信号RES1，并且，NMOS晶体管MN3响应于控制信号RES1对电容C1_N和C1_P进行初始化。类似地，NMOS晶体管MN4被布置为在节点n2与具有电压V0的电源线之间形成电流路径，并且，NMOS晶体管MN4响应于控制信号RES2对电容C2_N和C2_P进行初始化。在本示例中，电压V0可以被设置为0[V]。
应当注意，在该示例中示出了向NMOS晶体管MN3和MN4分别供给相互不同的控制信号RES1和RES2的模式，但是，在另一示例中，可以向NMOS晶体管MN3和MN4供给共用控制信号。另外，在该示例中示出NMOS晶体管MN3和MN4都被固定到电压V0的模式，但是，在另一示例中，NMOS晶体管MN3和MN4可以被固定到彼此不同的电压。
NMOS晶体管MN5根据节点n1的电压进行源极跟随器操作。NMOS晶体管MN6响应于经由控制线L_CNT供给的控制信号SEL，将与NMOS晶体管MN5的源极的电压对应的信号作为像素信号输出到列信号线L_COL。NMOS晶体管MN5和MN6对应于被构造为读出(或输出)像素信号(被构造为读出(或输出)像素信号的读出电路部)的信号生成部，并且，在本示例中，使用NMOS晶体管作为这两个晶体管，但是，可以代替地使用PMOS晶体管。信号生成部用作被构造为将像素信号输出到像素外部的电路部，并且可以被称为信号输出部(或简称为输出部)等。
根据如上所述的除了两种类型的光电转换部之外在单位像素PX中还设置电荷电压转换部和信号生成部的结构，可以从单位像素PX输出基于与电子和空穴对应的电荷量的信号。由于这个原因，与电子或空穴被传输到半导体装置的最终输出部的情况相比，可以提高检测与电子和空穴对应的电荷量的速度。单位像素PX的构造当然不限于上述示例，并且可以在需要时适当地改变该构造的一部分。例如，在本示例中例示了这样的构造，其中，通过传输晶体管(MN1等)将光电二极管(PD_N等)的电荷传输到电容(C1等)，并且，与传输的电荷对应的信号经由晶体管(MN5等)作为像素信号输出。根据该构造示例，可以高速地切换进行电荷读出的光电二极管并读出信号。因此，当进行基于TOF法的聚焦时，该构造示例是适当的。然而，在另一示例中，光电二极管(PD_N等)可以在没有传输晶体管(MN1等)的介入的情况下直接连接到电容(C1等)。另外，在另一示例中，还可以在传输晶体管(MN1等)与电容(C1等)之间布置另一晶体管。也就是说，当电容(C1等)被构造为保持在光电二极管(PD_N等)中产生和累积的电荷或者与电荷对应的电压，并且将电荷或电压提供给下游读出电路部时，这可以是足够的。
另外，可以采用多个单位像素PX共享单个读出电路部的构造。在这种情况下同样，可以认为各单位像素PX都包括读出电路部。此外，读出电路部的至少一部分可以被布置在半导体基板上并且位于像素阵列210的外部。例如，用于源极跟随器操作的电流源可以被布置在像素阵列210的外部。此外，可以通过使用诸如CCD的电荷传输元件将电荷传输到像素阵列210的外部，并且在布置在像素阵列210外部的读出电路部中生成信号。
图4A、图4B、图4C和图4D是用于描述当进行基于TOF法的聚焦时的单位像素PX的驱动方法的示例的时序图(水平轴表示时间轴)。图4A和图4B分别示出控制信号TX1和TX2的波形(竖直轴表示信号电平)。当控制信号TX1处于高电平(正电压)时，NMOS晶体管MN1被置于导通状态，并且PMOS晶体管MP1被置于非导通状态。另一方面，当控制信号TX1处于低电平(负电压)时，PMOS晶体管MP1被置于导通状态，并且NMOS晶体管MN1被置于非导通状态。应当注意，当控制信号TX1为0[V]时，假设NMOS晶体管MN1和PMOS晶体管MP1都被置于非导通状态。这同样适用于控制信号TX2。
图4C示出光L1和L2的光量的波形(竖直轴表示光量)。如上所述，光L1是由光源101产生的光。如图所示，光L1以预定周期重复光源101的点亮(接通)和熄灭(断开)。光L2是由检测部件104接收到的光，并且可以不仅包括来自目标物体110的反射光，而且包括对应于外部环境中的光的环境光。由于这个原因，对于接收到的光L2，该图示出了不是0且对应于光源101的熄灭的低电平、以及高于低电平且对应于光源101的点亮的高电平。在接收到的光L2中产生相对于光L1的与到目标物体110的距离相当的延迟(相位差)。
从图4A、图4B和图4C可以理解，控制信号TX1和TX2的高电平/低电平的周期与光源101的点亮/熄灭的周期同步。在本示例中，接收控制信号TX1或TX2的NMOS晶体管MN1和MN2以及PMOS晶体管MP1和MP2中的各个中的导通状态/非导通状态的切换基本上与用于光源101的点亮/熄灭的切换的定时同时进行。
图4D示出节点n1的电压VFD1(具体地，电容C1_N和C1_P的电压)和节点n2的电压VFD2(具体地，电容C2_N和C2_P的电压)(竖直轴表示电压值)。也就是说，电压VFD1对应于保持在电容C1中的电荷量，并且，电压VFD2对应于保持在电容C2中的电荷量。
首先(在时刻t0之前)，NMOS晶体管MN3和MN4对电容C1_N和C1_P以及C2_N和C2_P进行初始化，即，对电压VFD1和VFD2进行初始化。在该示例中(V0＝0[V]、V1＝-2[V]且V2＝+2[V])，电压VFD1和VFD2的初始值基本上为0[V]。与此同时，NMOS晶体管MN1和MN2以及PMOS晶体管MP1和MP2被置于导通状态，使得光电二极管PD_N和PD_P被初始化。例如，初始化之后的光电二极管PD_N的阴极电压变为大约-1[V]，并且初始化之后的光电二极管PD_P的阳极电压变为大约+1[V]。
在时刻t0，光源101被接通。另外，在时刻t0，控制信号TX1被设置为高电平，而且，控制信号TX2被设置为低电平，使得NMOS晶体管MN1和PMOS晶体管MP2被置于导通状态，而且，NMOS晶体管MN2和PMOS晶体管MP1被置于非导通状态。也就是说，光电二极管PD_N通过NMOS晶体管MN1连接到电容C1_N，并且，光电二极管PD_P通过PMOS晶体管MP2连接到电容C2_P。此后，在时刻t1，接收到的光L2被设置为高电平。
这里，由于在从时刻t0到时刻t1的时段期间接收光L2处于低电平(不是0)，所以根据与在光电二极管PD_N中产生和累积的电子相对应的处于低电平的光L2的光量的电子被传输到电容C1_N。类似地，根据与在光电二极管PD_P中产生和累积的空穴相对应的处于低电平的光L2的光量的空穴被传输到电容C1_P。因此，如图4D所示，在时刻t1，电压VFD1变成与传输的电子对应的电压，类似地，电压VFD2变成与传输的空穴对应的电压。
在时刻t1，由于接收光L2被设置为高电平，因此在时刻t1以后(直到下面将描述的时刻t2)光电二极管PD_N中的电子产生量和光电二极管PD_P中的空穴产生量分别变得高于在从时刻t0到时刻t1的时段期间的那些。也就是说，在从时刻t1到时刻t2的时段期间电压VFD1和VFD2的电压变化量分别变成高于在从时刻t0到时刻t1的时段期间的变化量。
在时刻t2，光源101被断开。另外，在时刻t2，控制信号TX1被设置为低电平，而且，控制信号TX2被设置为高电平，使得NMOS晶体管MN1和PMOS晶体管MP2被置于非导通状态，而且NMOS晶体管MN2和PMOS晶体管MP1被置于导通状态。也就是说，光电二极管PD_N通过NMOS晶体管MN2连接到电容C2_N，而且，光电二极管PD_P通过PMOS晶体管MP1连接到电容C1_P。
结果是，在时刻t2以后(直到下面将描述的时刻t3)，根据与在光电二极管PD_P中产生和累积的空穴相对应的处于高电平的光L2的光量的空穴被传输到电容C1_P。这里，在从时刻t0到时刻t2的时段期间传输到电容C1_P的空穴和传输到电容C1_N的电子彼此复合而消失。由于这个原因，电压VFD1增加(如上所述，由于电容C1_N和电容C1_P对应于单个电容C1，所以还可以提到，电压VFD1仅通过电容C1的空穴的传输而增加)。类似地，在从时刻t2到时刻t3的时段期间，根据与在光电二极管PD_N中产生和累积的电子相对应的处于高电平的光L2的光量的电子被传输到电容C2_N，并且，电压VFD2减小。
此后，由于接收光L2在时刻t3被设置为低电平，因此在时刻t3以后(直到下面将描述的时刻t4)光电二极管PD_N中的电子产生量和光电二极管PD_P中的空穴产生量分别变得高于在从时刻t2到时刻t3的时段期间的产生量。也就是说，在从时刻t3到时刻t4的时段期间电压VFD1和VFD2的电压变化量分别变成低于在从时刻t2到时刻t3的时段期间的变化量。
在时刻t4，光源101被再次接通，使得控制信号TX1被设置为高电平，而且控制信号TX2被设置为低电平。也就是说，从时刻t0到时刻t4的时段被设置为一个周期，并且在时刻t4以后周期性地重复上述一系列操作。应该注意，一个周期的时段大约为10[纳秒]至100[纳秒]。
在重复上述一系列操作的同时，电压VFD1(VFD2)从初始值(在该示例中为0[V])逐渐偏移。例如，如图4C的示例中所示，在接收光L2相对于光L1的延迟量低的情况下(当上述一系列操作的周期被设置为T时延迟量低于T/4的情况)，电压VFD1减小(电压VFD2增加)。与此相反，在接收光L2相对于光L1的延迟量高的情况下(在延迟量高于T/4的情况下)，电压VFD1增加(电压VFD2减小)。应当注意，在接收光L2相对于光L1的延迟量基本上等于T/4的情况下，电压VFD1(VFD2)基本上保持在初始值(在该示例中为0[V])。因此，在重复上述一系列操作之后，可以基于电压VFD1(VFD2)来计算到目标物体110的距离。也就是说，可以进行基于TOF法的聚焦。
在本示例中，例示了通过晶体管MN5和MN6读出与电压VFD1对应的信号作为像素信号的模式，但是在另一示例中，可以读出与电压VFD2对应的信号。在读出仅与电压VFD1和VFD2中的一个对应的信号的情况下，不一定需要布置晶体管MN1至MN4以及MP1和MP2当中的未用于上述读出的晶体管。另外，在另一示例中，读出与电压VFD1对应的信号和与电压VFD2对应的信号两者，并且，还可以通过使用这两种信号来提高信噪比(SN)。
在下文中，将参照附图描述单位像素PX的结构的若干示例。
第一示例
将参照图5A、图5B、图5C和图5D描述单位像素PX的结构的第一示例。图5A是平面图(关于半导体基板的顶面或与顶面平行的面的平面图，以下将简称为“平面图”)中的单位像素PX的布局图。图5B是示出从切割线VB-VB观察到的横截面结构的示意图。图5C是示出从切割线VC-VC观察到的横截面结构的示意图。图5D是示出从切割线VD-VD观察到的横截面结构的示意图。在附图中，为了便于理解该结构，通过使用X方向(对应于第一方向)、与X方向相交的Y方向(对应于第二方向)和与由X方向和Y方向形成的平面相交的Z方向来示出各个附图的对应关系。应当注意，X方向和Y方向可以分别对应于上述像素阵列210的行方向和列方向。
例如，P型半导体区域RP1形成在对应于半导体基板的至少一部分的N型半导体区域RN1中。这里，“形成在N型区域RN1中”的状态是指“被N型区域RN1围绕”的状态。也就是说，P型区域RP1被N型区域RN1围绕。这同样适用于以下对其它区域的描述。
上述的光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N形成在P型区域RP1中。例如，通过在P型区域RP1中形成N型半导体区域RN2(将被称为N型区域RN2)来构成光电二极管PD_N。通过在P型区域RP1中形成N型浮置扩散区FD1_N来构成电容C1_N。类似地，通过在P型区域RP1中形成N型浮置扩散区FD2_N来构成电容C2_N。
应当注意，与光电二极管PD_N的阴极相对应的N型区域RN2对应于NMOS晶体管MN1的源极(与源极集成)，并且浮置扩散区FD2_N对应于NMOS晶体管MN1的漏极(与漏极集成)。从这个观点来看，与用于电荷传输的MOS晶体管相对应的NMOS晶体管MN1可以被表示为传输部(第一转移部)。这同样适用于其他晶体管MN2、MP1和MP2，并且，例如，晶体管MN2、MP1和MP2可以分别被表示为第二传输部至第四传输部。
对应于NMOS晶体管MN1的栅极的电极GTX1在平面图中被布置在浮置扩散区FD1_N与N型区域RN2之间，并且还经由绝缘膜F被布置在半导体基板上。类似地，对应于NMOS晶体管MN2的栅极的电极GTX2在平面图中被布置在浮置扩散区FD2_N与N型区域RN2之间，并且还经由绝缘膜F被布置在半导体基板上。
上述的光电二极管PD_P、PMOS晶体管MP1和MP2以及电容C1_P和C2_P形成在N型区域RN1中。例如，通过在N型区域RN1中形成P型半导体区域RP2来构成光电二极管PD_P。通过在N型区域RN1中形成P型浮置扩散区FD1_P来构成电容C1_P。类似地，通过在N型区域RN1中形成P型浮置扩散区FD2_P来构成电容C2_P。浮置扩散区FD1_P经由诸如接触插塞或布线等的导体连接到浮置扩散区FD1_N。结果是，浮置扩散区FD1_N和浮置扩散区FD1_P彼此电连接以构成上述组合电容C1。除了NMOS晶体管MN1的栅极之外，电极GTX1还对应于PMOS晶体管MP1的栅极。也就是说，NMOS晶体管MN1的栅极和PMOS晶体管MP1的栅极由电极GTX1共同形成。类似地，电极GTX2也对应于PMOS晶体管MP2的栅极。应当注意，即使当栅电极GTX1(GTX2)不是共同形成，并且可以单独地形成与NMOS晶体管MN1和PMOS晶体管MP1(MN2和MP2)中的各个相对应的电极时，这也是足够的。
在图5A中，包括光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N的各个元件的区域被表示为第一区域RA。包括光电二极管PD_P、PMOS晶体管MP1和MP2以及电容C1_P和C2_P的各个元件的区域被表示为第二区域RB。
例如，如图所示，区域RA和区域RB在X方向上排齐(align)，并且这些区域可以被构造为在结构或电特性方面具有相互对称的关系。例如，关于区域RA，光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N沿着Y方向布置。例如，光电二极管PD_N被布置在电容C1_N与C2_N之间。这里，与读出目标对应的电容C1_N位于布置晶体管MN3至MN6的各个元件的第三区域RC侧，并且电容C2_N被布置在其相对侧，但是，这些侧可以被颠倒。NMOS晶体管MN1被布置在电容C1_N与光电二极管PD_N之间，并且NMOS晶体管MN2被布置在电容C2_N与光电二极管PD_N之间。这同样适用于区域RB(光电二极管PD_P，PMOS晶体管MP1和MP2，以及电容C1_P和C2_P)。另外，光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N可以分别被布置为在X方向上与光电二极管PD_P、PMOS晶体管MP1和MP2以及电容C1_P和C2_P排齐。
从图5A可以理解，区域RA中的各个元件(光电二极管PD_N等)和区域RB中的各个元件(光电二极管PD_P等)形成在同一(单个)有源区域中。有源区域是一个或多个电路元件和由这些电路元件构成的电路部基本上形成在半导体构件中的区域。例如，在平面图中，有源区域是由与布置在半导体基板中的绝缘体相对应的元件分离部P_ISO所划分的区域。也就是说，在本示例中，区域RA和区域RB没有被元件分离部P_ISO彼此分离。
与晶体管MN3至MN6相对应的元件或部分中的各个被布置在在Y方向上远离上述区域RA和区域RB的位置处。图中的电极GRES1、GRES2、GSF和GSEL分别对应于晶体管MN3、MN4、MN5和MN6的栅极。浮置扩散区FD1_N和浮置扩散区FD1_P经由诸如接触插塞或布线的导体连接到NMOS晶体管MN5的电极GSF。
应当注意，图5B和图5C所示的R型区域RP3对应于晶体管MN3至MN6的P型阱。在该示例中示出了P型区域RP1和RP3彼此独立(与N型区域RN1分离)的模式，但是，这些区域可以以集成的方式形成。
布置晶体管MN3至MN6的各个元件的第三区域RC通过元件分离部P_ISO与上述的区域RA和区域RB两者电分离。元件分离部P_ISO可以例如由诸如氧化硅等的绝缘材料构成，并且可以被布置为从半导体基板的顶面延伸到深的位置。元件分离部P_ISO可以通过这里例示的浅沟槽隔离(STI)形成，或者在另一示例中通过硅的局部氧化(LOCOS)方法形成。另外，元件分离部P_ISO可以沿着单位像素PX的外边缘在X方向和Y方向上延伸，并且元件分离部P_ISO可以将单位像素PX与其邻接的像素PX电分离。
在本结构中，区域RA中的元件(光电二极管PD_N等)和区域RB中的元件(光电二极管PD_P等)通过由P型区域RP1和N型区域RN1形成的PN结彼此电分离。根据本结构，与诸如STI的元件分离部用于这些元件的分离的情况相比，例如，可以增加光电二极管PD_N和PD_P的尺寸。另外，虽然将参考以下示例描述细节，但是根据本结构，与诸如STI的元件分离部用于分离这些元件的情况相比，例如，还可以减少源自暗电流的噪声分量和/或提高关于击穿的耐受压力。
另一方面，区域RC(NMOS晶体管MN3至MN6)中的元件通过诸如STI的元件分离部P_ISO与上述的区域RA中的元件和区域RB中的元件两者电分离。根据本结构，例如，在保持区域RA中的元件和区域RB中的元件在结构或电特性方面的相互对称关系的同时，区域RC中的元件可以与区域RA中的元件和区域RB中的元件两者都电分离。
根据本结构，由于设置元件分离部P_ISO，因此，在具有相互不同的极性或导电类型的多个元件以混合的方式被布置在同一基板上的结构中，适当地将多个元件中的各个相互电分离是有利的。由于这个原因，光电转换部(光电二极管PD_N和PD_P)和电路部可以被布置在单位像素PX中。这里，作为多个元件，例示了NMOS晶体管MN1至MN6、PMOS晶体管MP1和MP2、有助于电子的产生和累积的光电二极管PD_N、有助于空穴的产生和累积的光电二极管PD_P等。然而，所述多个元件不限于这些元件，并且，在必要时还可以并行地包括其它元件。
第二示例
将参照图6A、图6B、图6C和图6D描述单位像素PX的结构的第二示例。应当注意，根据本示例的图6A、图6B、图6C和图6D被示出为分别对应于根据第一示例的图5A、图5B、图5C和图5D，使得可以相互比较该示例和第一示例。
该示例与上述第一示例的不同之处主要在于元件分离部P_ISO延伸以在平面图中围绕浮置扩散区FD1_N等。更具体地，如图6A所示，元件分离部P_ISO包括延伸以围绕浮置扩散区FD1_N、FD2_N、FD1_P和FD2_P中的各个的部分P_ISOa。例如，当关注浮置扩散区FD1_N时，元件分离部P_ISO在平面图中沿着浮置扩散区FD1_N的外边缘(除了靠近N型区域RN2的一侧之外)延伸。例如，图中所示的部分P_ISOa中的一个是在平面图中在浮置扩散区FD1_N与FD1_P之间延伸以将这些浮置扩散区彼此电分离的部分。部分P_ISOa中的另一个是在平面图中在浮置扩散区FD2_N与FD2_P之间延伸以将这些浮置扩散区彼此电分离的部分。
例如，与基于PN结的元件分离相比，基于STI等的元件分离有利于减少漏电流等。由于这个原因，根据本结构，可以获得与上述第一示例类似的效果，此外，例如，可以适当地将浮置扩散区FD1_N和FD1_P彼此分离以及将浮置扩散区FD2_N和FD2_P彼此分离。
第三示例
将参照图7A、图7B、图7C和图7D描述单位像素PX的结构的第三示例。应当注意，根据本示例的图7A、图7B、图7C和图7D被示出为分别对应于根据第一示例的图5A、图5B、图5C和图5D，使得可以相互比较该示例和第一示例。
该示例与上述第一示例的不同之处在于，元件分隔部P_ISO延伸以围绕第一区域RA和第二区域RB中的各个中的有源区域(参见图5A的区域RA和区域RB)。也就是说，在本示例中，区域RA和区域RB被元件分离部P_ISO彼此分离。
这里，在半导体基板上形成元件分离部P_ISO的情况下，在元件分离部P_ISO和与元件分离部P_ISO接触的半导体构件之间的边界部分中存在半导体构件的诸如悬挂键(未结合手)的晶格缺陷。由于该晶格缺陷可能向光电二极管(PD_N等)提供诸如暗电流的噪声分量，因此晶格缺陷可能成为例如基于上述TOF法的聚焦精度降低的原因。类似地，该晶格缺陷还可以向浮置扩散区(FD1_N等)提供噪声分量。
鉴于上述内容，为了抑制上述晶格缺陷的影响，在本示例中，如图7A和图7D所示，沿着元件分离部P_ISO的侧面和底面形成杂质区域RP_CS1至RP_CS4和RN_CS1至RN_CS4。因为这些杂质区域RP_CS1等通过与上述导电类型不同的导电类型的区域(例如，远离元件分离部P_ISO及其附近)，限制电荷在某种导电类型的半导体构件中的迁移路径，所以这些杂质区域也可以被称为“沟道截断区”。
具体地，区域RP_CS1是形成在N型区域RN2的一个面上以与元件分离部P_ISO的侧面接触的P型高浓度杂质区域。区域RP_CS2是形成在N型区域RN2的另一侧面上以与元件分离部P_ISO的侧面接触的P型高浓度杂质区域。在本示例中，P型区域RP_CS1和RP_CS2相互具有基本相等的P型杂质浓度。类似地，区域RN_CS1是形成在P型区域RP2的一个面上以与元件分离部P_ISO的侧面接触的N型高浓度杂质区域。区域RN_CS2是形成在P型区域RP2的另一个面上以与元件分离部P_ISO的侧面接触的N型高浓度杂质区域。在本示例中，N型区域RN_CS1和RN_CS2相互具有基本相等的N型杂质浓度。
区域RP_CS3是形成为与P型区域RP_CS1以及元件分离部P_ISO的底面接触的P型杂质区域，并且相对于P型区域RP_CS1具有低P型杂质浓度。区域RP_CS4是形成为与P型区域RP_CS2以及元件分离部P_ISO的底面接触的P型杂质区域，并且相对于P型区域RP_CS2具有低P型杂质浓度。在本示例中，P型区域RP_CS3和RP_CS4相互具有基本相等的P型杂质浓度。类似地，区域RN_CS3是形成为与N型区域RN_CS1以及元件分离部P_ISO的底面接触的N型杂质区域，并且相对于N型区域RN_CS1具有低N型杂质浓度。区域RN_CS4是形成为与N型区域RN_CS2以及元件分离部P_ISO的底面接触的N型杂质区域，并且相对于N型区域RN_CS2具有低N型杂质浓度。在本示例中，N型区域RN_CS3和RN_CS4相互具有基本相等的N型杂质浓度。
这里，如图7D所示，P型区域RP_CS4和N型区域RN_CS4分别对应于元件分离部P_ISO的底面上的N型区域RN2侧的部分(第一部分)和P型区域RP2侧的部分(第二部分)，并且彼此靠近或邻接。然而，如上所述，区域RP_CS4和RN_CS4的杂质浓度被设置为相对低(与高浓度杂质区域RP_CS2和RN_CS2相比)。由于这个原因，可以在区域RP_CS4与RN_CS4之间产生的电场的强度，低于以与高浓度杂质区域RP_CS2和RN_CS2相当的水平的杂质浓度产生的电场的强度。因此，根据本结构，可以提高相对于可能在区域RP_CS4与RN_CS4之间产生的击穿的耐受压力。在根据本结构的单位像素PX中，由于P型区域RP_CS3(N型区域RN_CS3)可以与邻接像素中的N型区域RN_CS3(P型区域RP_CS3)邻接，所以这同样也适用于P型区域RP_CS3和N型区域RN_CS3。
因此，根据本结构，可以获得与上述第一示例类似的效果。此外，即使在诸如STI的元件分离部用于区域RA和区域RB的分离的情况下，也可以减少源自暗电流的噪声分量，并且/或者，可以提高关于击穿的耐受压力。此外，根据本结构，由于通过元件分离部来调节晶体管MN1、MN2、MP1和MP2的沟道宽度，所以该结构也有利于晶体管MN1、MN2、MP1和MP2的设计(例如，诸如通道宽度等的参数的确定)。
这里，已经例示了在平面图中高浓度杂质区RP_CS1等横跨包括光电二极管(PD_N等)和浮置扩散区(FD1_N等)二者的区域在Y方向上延伸的模式。然而，高浓度杂质区RP_CS1等不限于本示例的形状。例如，高浓度杂质区域RP_CS1等可以横跨包括光电二极管和浮置扩散区当中的光电二极管的区域(即，在电极GTX1与GTX2之间)在Y方向上延伸。在另一示例中，高浓度杂质区RP_CS1等也可以在X方向上延伸。也就是说，高浓度杂质区域RP_CS1等可以沿着区域RA和区域RB的各个有源区域的外边缘环形地形成。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J是用于描述本结构的形成方法的示例的各处理中的状态的示意图。在图8A的处理中，在N型区域RN1上形成具有开口的第一光致抗蚀剂PR1，并且，通过使用光致抗蚀剂PR1进行蚀刻在N型区域RN1中形成沟槽TR1。光致抗蚀剂PR1的开口的位置对应于上述的元件分离部P_ISO的部分的位置。
在图8B的处理中，经由光致抗蚀剂PR1的开口将N型杂质(磷，砷等)注入到沟槽TR1中，以形成N型高浓度杂质区域RN_CS1。可以基于沟槽TR1的宽度和深度以及光致抗蚀剂PR1的厚度来确定由该注入的方向和光致抗蚀剂PR1的顶面限定的角度θ1(下文中将称为“注入角度”)，从而从沟槽TR1的一个侧面注入N型杂质。
在图8C的处理中，N型杂质经由光致抗蚀剂PR1的开口以低于图8B的处理中的剂量的剂量注入到沟槽TR1中，以形成N型杂质区域RN_CS3。可以基于沟槽TR1的宽度和深度以及光致抗蚀剂PR1的厚度来确定本处理中的注入角度θ2，使得N型杂质注入到沟槽TR1的底面上的一侧。应当注意，在必要时可以从图8B的处理中的注入能量改变本处理中的注入能量。
在图8D的处理中，通过与图8B的处理类似的过程将P型杂质(硼等)注入到沟槽TR1的另一侧面(在图8B的处理中注入N型杂质的侧面的相对侧的侧面)，以形成P型高浓度杂质区域RP_CS1。本处理中的注入角度θ3基本上等于注入角度θ1。
在图8E的处理中，通过与图8C的处理类似的过程将P型杂质注入到沟槽TR1的底面上的另一侧(在图8C的处理中注入N型杂质的一侧的相对侧)，以形成P型杂质区域RP_CS3。本处理中的注入角度θ4基本上等于注入角度θ2。
在图8F的处理中，在去除光致抗蚀剂PR1之后，在N型区域RN1上形成具有另一开口的第二光致抗蚀剂PR2，并且，通过使用光致抗蚀剂PR2的蚀刻在N型区域RN1中形成沟槽TR2。该开口的位置对应于上述的元件分离部P_ISO的另一部分的位置。
根据图8B、图8C、图8D、图8E和图8F的处理，在改变注入角度的同时通过使用共用光致抗蚀剂PR1来注入对应的导电类型的杂质，使得可以顺序地形成杂质区域RN_CS1、RN_CS3、RP_CS1和RP_CS3。
在图8G、图8H、图8I和图8J的处理中，在通过与图8B、图8C、图8D和图8E的处理中的类似过程改变注入角度的同时，经由光致抗蚀剂PR2的开口注入对应的导电类型的杂质，以顺序地形成杂质区域RN_CS2、RN_CS4、RP_CS2和RP_CS4。
应当注意，在形成N型高浓度杂质区域RN_CS2时的注入角度θ5(参见图8G)和在形成P型高浓度杂质区域RP_CS2时的注入角度θ7(参见图8I)基本上等于注入角度θ1和θ3。另外，在形成N型杂质区域RN_CS4时的注入角度θ6(参见图8H)和在形成P型杂质区域RP_CS4时的注入角度θ8(参见图8J)基本上等于注入角度θ2和θ4。
其它示例
在上文中已经例示了一些模式，但是本发明不限于这些示例。在不脱离本发明的要旨的范围内，可以部分地改变构造。例如，上述示例中的一些可以相互部分地组合。
例如，如图9所示，第二示例和第三示例可以相互组合(为了比较起见，图9被示出为对应于第二示例的图6A或第三示例的图7A)。根据该示例，虽然元件分离部P_ISO中的部分P_ISOa围绕浮置扩散区FD1_N等，但是，沿部分P_ISOa的侧面和底面形成杂质区域RP_CS1等。根据本示例，可以获得第二示例和第三示例两者的效果。
图10A1是用于描述在平面图(关于半导体基板的顶面或与该顶面平行的面的平面图。以下将此被简称为“平面图”)中的单位像素PX的第一布局的示意图。这里，为了区别于将在下面描述的单位像素PX的第二布局，第一布局的单位像素PX将被表示为“像素PX_A”。图10B是示出如由切割线XB-XB切割的横截面结构的示意图。图10C是示出如由切割线XC-XC切割的横截面结构的示意图。图10D是示出如由切割线XD-XD切割的横截面结构的示意图。在附图中，为了便于理解本结构，通过使用X方向(对应于第一方向)、与X方向相交的Y方向(对应于第二方向)、以及与由X方向和Y方向形成的平面相交的Z方向来示出各个附图的对应关系。应当注意，X方向和Y方向可以分别对应于上述像素阵列210的行方向和列方向。
例如，P型半导体区域RP1形成在对应于半导体基板的至少一部分的N型半导体区域RN1中。这里，“形成在N型区域RN1中”的状态是指“被N型区域RN1围绕”的状态。也就是说，P型区域RP1被N型区域RN1围绕。这同样适用于以下对其它区域的描述。
上述的光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N形成在P型区域RP1中。例如，通过在P型区域RP1中形成N型半导体区域RN2来构成光电二极管PD_N。通过在P型区域RP1中形成N型浮置扩散区FD1_N(第一浮置扩散区)来构成电容C1_N。类似地，通过在P型区域RP1中形成N型浮置扩散区FD2_N来构成电容C2_N。
应当注意，与光电二极管PD_N的阴极相对应的N型区域RN2对应于NMOS晶体管MN1的源极(与源极集成)，并且浮置扩散区FD2_N对应于NMOS晶体管MN1的漏极(与漏极集成)。从这个观点来看，与用于电荷传输的MOS晶体管相对应的NMOS晶体管MN1可以被表示为传输部。这同样适用于其它晶体管MN2、MP1和MP2。
对应于NMOS晶体管MN1的栅极的电极GTX1在平面图中被布置在浮置扩散区FD1_N与N型区域RN2之间，并且还经由绝缘膜F被布置在半导体基板上。类似地，对应于NMOS晶体管MN2的栅极的电极GTX2在平面图中被布置在浮置扩散区FD2_N与N型区域RN2之间，并且还经由绝缘膜F被布置在半导体基板上。
上述的光电二极管PD_P、PMOS晶体管MP1和MP2以及电容C1_P和C2_P形成在N型区域RN1中。例如，通过在N型区域RN1中形成P型半导体区域RP2来构成光电二极管PD_P。通过在N型区域RN1中形成P型浮置扩散区FD1_P(第二浮置扩散区)来构成电容C1_P。类似地，通过在N型区域RN1中形成P型浮置扩散区FD2_P来构成电容C2_P。电极GTX1不仅对应于NMOS晶体管MN1的栅极，而且对应于PMOS晶体管MP1的栅极。也就是说，NMOS晶体管MN1的栅极和PMOS晶体管MP1的栅极由电极GTX1共同形成。类似地，电极GTX2也对应于PMOS晶体管MP2的栅极。应当注意，即使当栅电极GTX1(GTX2)不是共同形成，并且可以单独地形成与NMOS晶体管MN1和PMOS晶体管MP1(MN2和MP2)中的各个相对应的电极时，这也是足够的。
在P型区域RP1中形成的元件组(光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N)沿着Y方向布置。例如，光电二极管PD_N被布置在电容C1_N与C2_N之间。这里，对应于读出目标的电容C1_N位于将在下面描述的布置晶体管MN3至MN6的一侧，并且，电容C2_N位于上述侧的相对侧，但是，这些侧可以被颠倒。NMOS晶体管MN1被布置在电容C1_N与光电二极管PD_N之间，并且NMOS晶体管MN2被布置在电容C2_N与光电二极管PD_N之间。这些元件的组在附图中被表示为“第一元件组EG1”。
这同样适用于在N型区域RN1中形成的元件组(光电二极管PD_P、PMOS晶体管MP1和MP2、以及电容C1_P和C2_P)。这些元件的组在附图中被表示为“第二元件组EG2”。
元件组EG1和元件组EG2在X方向上排齐以彼此对应，并且，这些元件组可以被构造为在结构或电特性方面具有相互对称的关系。也就是说，光电二极管PD_N、晶体管MN1和MN2以及电容C1_N和C2_N可以被布置为在X方向上分别与光电二极管PD_P、PMOS晶体管MP1和MP2以及电容C1_P和C2_P排齐。
对应于晶体管MN3至MN6的元件或部分分别被布置在在Y方向上更远离布置上述元件组EG1和EG2的位置的位置处。图中的电极GRES1、GRES2、GSF和GSEL分别对应于晶体管MN3、MN4、MN5和MN6的栅极。这些元件的组在附图中被表示为“第三元件组EG3”。应当注意，图10B和图10C所示的R型区域RP3对应于晶体管MN3至MN6的P型阱。在本示例中示出了P型区域RP1和RP3彼此独立(与N型区域RN1分离)的模式，但是，这些区域可以以集成的方式形成。
元件组EG1、元件组EG2和元件组EG3可以通过PN结彼此电分离。在本示例中，PN结在X方向和Y方向上由P型区域RP1和N型区域RN1形成，并且，在Y方向上由N型区域RN1和R型区域RP3形成。基于PN结的电分离可以通过在具有相互不同的导电类型的两个区域之间形成的势垒来实现，并且，本征区域(i型区域)可以存在于上述两个区域之间。
图10A2是用于描述平面图中的单位像素PX的第二布局的示意图。这里，为了区别于上述第一布局的单位像素PX_A，将第二布局的单位像素PX表示为“像素PX_B”。单位像素PX_B具有与单位像素PX_A基本相同的电路结构，但是与单位像素PX_A的不同之处在于元件组EG1的位置和元件组EG2的位置关于顶面布局相对。也就是说，光电二极管PD_N和光电二极管PD_P按所述顺序在X方向上被布置在单位像素PX_A中，并且按与上述顺序相反的顺序在X方向上被布置在单位像素PX_B中。这同样适用于晶体管MN1、MN2、MP1和MP2以及电容C1_N、C2_N、C1_P和C2_P。
图11A是用于描述像素阵列210中的像素阵列的第一示例的说明图。这里，为了便于描述，示出了具有三行×三列的单位像素PX。根据第一示例，上述的单位像素PX_A和PX_B沿着X方向(这里，行方向)交替地布置。具体地，关于第一行，单位像素PX_A被布置在第一列中，单位像素PX_B被布置在第二列中，并且，单位像素PX_A被布置在第三列中。这同样适用于第二行和第三行。也就是说，在图11A所示的布局中，相应的第一行至第三行中的单位像素PX的组在列方向上具有相互平移对称的关系。
根据上述像素阵列，在行方向上彼此邻接的两个单位像素PX_A和PX_B共享P型区域RP1。另外，行方向上的另两个彼此邻接的单位像素PX_A和PX_B共享N型区域RN1。这里，例如，“共享P型区域RP1”是指“整体(连续)形成的单个(一块)P型区域RP1对应于两个或更多个元件”，并且P型区域RP1没有被所述两个或更多个元件之间的不同于P型区域RP1的另一元件分离。也就是说，P型区域RP1被整体地形成为横跨邻接单位像素PX_A和PX_B的边界部分及其附近，并且没有被N型区域或元件分离部(浅沟槽隔离(STI)等)分离。
应当注意，P型杂质的浓度分布可以存在于共享的P型区域RP1中。例如，可以采用这样的构造，其中，单位像素PX之间的电荷通过由P型杂质的这种浓度分布形成的电位梯度彼此电分离。这也适用于共享N型区域RN1的情况。关于N型区域RN1，N型区域RN1经由邻接像素PX_A与PX_B之间的P型区域RP1下方的部分延续。
共享的P型区域RP1对应于光电二极管PD_N的阳极，并且还对应于电容C1_N和C2_N的电压V1侧上的端子。共享的N型区域RN1对应于光电二极管PD_P的阳极，并且还对应于电容C1_P和C2_P的电压V2侧上的端子。
这里，根据第一示例，由于与仅排齐单位像素PX_A(或PX_B)的情况相比，在邻接像素之间共享P型区域RP1或N型区域RN1，所以可以减少基于PN结的分离部分的数量。因此，可以增加或确保相应像素中的元件组EG1与元件组EG2之间的距离(例如，光电二极管PD_N与光电二极管PD_P之间的距离)。
两个光电二极管之间的距离可以基于在关于光电二极管PD_N的平面图中对应于阴极的N型区域RN2的外边缘和在关于光电二极管PD_P的平面图中对应于阳极的P型区域RP2的外边缘来测量。例如，光电二极管PD_N与光电二极管PD_P之间的距离是在平面图中对应于光电二极管PD_N的阴极的N型区域RN2与对应于光电二极管PD_P的阳极的P型区域RP2之间的距离。
例如，如图11A的放大图所示，第三行第二列中的单位像素PX_B中的光电二极管PD_N与光电二极管PD_P之间的距离被设置为距离L1。此外，将第三行第二列中的单位像素PX_B中的光电二极管PD_N、和与其邻接像素对应的第三行第三列中的单位像素PX_A中的光电二极管PD_N之间的距离设置为距离L2。在这种情况下，L1>L2成立。在下文中，将详细地描述此状态。
当不能充分确保各个像素中的元件组EG1与元件组EG2之间的距离(用于通过PN结彼此适当地分离这些元件组的距离)时，例如，可能会产生闩锁。另外，为了实现这些元件的分离(或者防止闩锁的产生)，P型区域RP1中的P型杂质浓度和N型区域RN1中的N型杂质浓度可以被分别设置为相对高(与其他邻近区域相比)。由于反向偏压被施加到P型区域RP1与N型区域RN1之间的PN结，所以可能会产生击穿。因此，根据第一实施例，可以增大元件组EG1和元件组EG2之间的距离，并且可以提及的是，这样有利于提高闩锁抗扰性或击穿耐受压力。
另一方面，在邻接像素之间的两个元件组EG1之间(或两个元件组EG2之间)不需要基于PN结的分离。由于这个原因，不需要将相互的元件组EG1之间的距离(或相互的元件组EG2之间的距离)设置为与元件组EG1和元件组EG2之间的距离一样长。也就是说，与具有相互不同种类或类型的两个元件的情况相比，彼此具有相同种类或类型(例如，极性，导电类型等)的两个元件可以被布置成彼此靠近。
因此，根据图11A所示的第一示例中的像素阵列，在提高了闩锁抗扰性或击穿耐受压力的同时，元件组EG1和EG2的各个元件可以在各个像素中和在邻接像素之间彼此适当地电分离。另外，根据第一示例，由于P型区域RP1和N型区域RN1中的至少一个在邻接像素之间被共享，所以也可以布置被构造为向在邻接像素之间的边界部分处的那些像素供给预定电压或电力的接触插塞CT(电源部)，这在布局设计方面也是有利的。
图11B是用于描述像素阵列210中的像素阵列的第二示例的说明图。在上述第一示例(参见图11A)中，单位像素PX_A和PX_B在行方向上交替地排齐，并且，单位像素PX_A或单位像素PX_B在列方向上排齐。与此相对，在第二示例中，单位像素PX_A和PX_B在行方向和列方向上交替地排齐。也就是说，根据第二示例，关于第二行，单位像素PX_B被布置在第一列中，单位像素PX_A被布置在第二列中，并且，单位像素PX_B被布置在第三列中。根据第二示例，例如，可以使列方向上的邻接像素之间的相互作用(例如，列方向上的各个元件的寄生电容)均衡，并且，例如，在装置100用作摄像装置的情况下可以防止在图像上产生垂直条纹。
上面已经例示了几种模式，但是本发明不限于这些示例，并且在不脱离本发明的要旨的范围内，还可以部分地改变构造。例如，在上述示例中例示了元件组EG1至EG3通过PN结彼此电分离的结构，但是这些元件组也可以通过单位像素PX中的另一部分彼此分离。另一部分可以包括例如具有STI结构的元件分离部、由硅的局部氧化(LOCOS)形成的元件分离部等。
另外，在本说明书中，与本发明的应用示例性实施例相对应的装置100被例示为摄像装置。然而，本发明的实施例当然可以用于其他目的，并且不限于本文例示的模式。例如，本发明的实施例可以应用于可安装到汽车等的人检测传感器、障碍物传感器等，或者可以应用于实现虚拟空间的游戏控制台等。另外，例如，本发明的实施例不限于用于基于TOF法进行聚焦的结构，并且可以应用于用于基于相位差检测法调整焦点位置的结构。
除了上述内容之外，本说明书中描述的各术语仅用于描述本发明的示例性实施例的目的，并且本发明当然不限于该术语的严格意义，还可以包括其等同物。
虽然针对示例性实施例描述了本发明，但是，应该理解，本发明不限于公开的示例性实施例。下述权利要求的范围应当被赋予最宽的解释，以便涵盖所有这类修改以及等同的结构和功能。

Claims (33)

1.一种半导体装置，其包括：
第一光电二极管，其被布置在半导体基板中；
第二光电二极管，其被布置在半导体基板中；
电荷电压转换部，其连接到第一光电二极管的阴极和第二光电二极管的阳极，并且被构造为将与在第一光电二极管中生成的电子和在第二光电二极管中生成的空穴对应的电荷量转换为电压；以及
信号生成部，其被构造为生成与电荷电压转换部的电压对应的信号，
其中，在布置有第一光电二极管的有源区域与布置有构成信号生成部的晶体管的有源区域之间以及在布置有第二光电二极管的有源区域与布置有构成信号生成部的晶体管的有源区域之间，布置由绝缘体构成的元件分离部。
2.根据权利要求1所述的半导体装置，其中，第一光电二极管和第二光电二极管被布置在同一有源区域中。
3.根据权利要求1所述的半导体装置，其中，第一光电二极管和第二光电二极管通过PN结彼此电分离。
4.根据权利要求1所述的半导体装置，
其中，电荷电压转换部包括：
对应于N型半导体区域的第一浮置扩散区，以及
对应于P型半导体区域的第二浮置扩散区，
半导体装置还包括：
第一传输部，其被构造为将第一光电二极管的电子传输到第一浮置扩散区；以及
第二传输部，其被构造为将第二光电二极管的空穴传输到第二浮置扩散区。
5.根据权利要求4所述的半导体装置，
其中，在将与半导体基板的顶面平行的一个方向设置为第一方向，并且将与半导体基板的顶面平行且还与第一方向相交的方向设置为第二方向的情况下，
在关于半导体基板的顶面的平面图中，
第一光电二极管和第二光电二极管在第一方向上排齐，并且
其中，构成信号生成部的晶体管在第二方向上与第一光电二极管和第二光电二极管中的至少一个排齐。
6.根据权利要求5所述的半导体装置，
其中，第一光电二极管和第一浮置扩散区在第二方向上排齐，并且
其中，第二光电二极管和第二浮置扩散区在第二方向上排齐。
7.根据权利要求1所述的半导体装置，
其中，元件分离部在第一光电二极管与第二光电二极管之间延伸，以使第一光电二极管和第二光电二极管彼此电分离，
其中，元件分离部的延伸部分包括：
在第一光电二极管侧上的第一侧面，
在第二光电二极管侧上的第二侧面，以及
底面，其将第一侧面连接到第二侧面，并且包括在第一光电二极管侧上的第一部分和在第二光电二极管侧上的第二部分，
其中，半导体基板包括形成在第一侧面与第一光电二极管之间的P型第一杂质区域、形成在第二侧面与第二光电二极管之间的N型第二杂质区域、形成在底面的第一部分与第一光电二极管之间的P型第三杂质区域、以及形成在底面的第二部分与第二光电二极管之间的N型第四杂质区域，并且
其中，P型第三杂质区域与N型第四杂质区域之间的杂质浓度差小于P型第一杂质区域与N型第二杂质区域之间的杂质浓度差。
8.根据权利要求7所述的半导体装置，
其中，P型第三杂质区域的杂质浓度低于P型第一杂质区域的杂质浓度，并且N型第四杂质区域的杂质浓度低于N型第二杂质区域的杂质浓度。
9.根据权利要求4所述的半导体装置，其中，元件分离部在第一浮置扩散区与第二浮置扩散区之间延伸。
10.根据权利要求9所述的半导体装置，
其中，元件分离部的延伸部分包括：
在第一浮置扩散区侧上的第一侧面，
在第二浮置扩散区侧上的第二侧面，以及
底面，其将第一侧面连接到第二侧面，并且包括在第一浮置扩散区侧上的第一部分和在第二浮置扩散区侧上的第二部分，
其中，半导体基板包括形成在第一侧面与第一浮置扩散区之间的P型第一杂质区域、形成在第二侧面与第二浮置扩散区之间的N型第二杂质区域、形成在底面的第一部分与第一浮置扩散区之间的P型第三杂质区域、以及形成在底面的第二部分与第二浮置扩散区之间的N型第四杂质区域，并且
其中，P型第三杂质区域与N型第四杂质区域之间的杂质浓度差小于P型第一杂质区域与N型第二杂质区域之间的杂质浓度差。
11.根据权利要求10所述的半导体装置，其中，P型第三杂质区域的杂质浓度低于P型第一杂质区域的杂质浓度，并且N型第四杂质区域的杂质浓度低于N型第二杂质区域的杂质浓度。
12.根据权利要求1所述的半导体装置，其中，各自包括电荷电压转换部、第一光电二极管、第二光电二极管和信号生成部的多个单元，以矩阵的形式排齐。
13.根据权利要求1所述的半导体装置，
其中，电荷电压转换部是第一电荷电压转换部，并且
其中，所述半导体装置是不同于第一电荷电压转换部的第二电荷电压转换部，并且连接到第一光电二极管的阴极和第二光电二极管的阳极，所述半导体装置还包括被构造为将与在第一光电二极管中生成的电子和在第二光电二极管中生成的空穴对应的电荷量转换为电压的第二电荷电压转换部。
14.根据权利要求13所述的半导体装置，
其中，第二电荷电压转换部包括：
对应于N型半导体区域的第三浮置扩散区，以及
对应于P型半导体区域的第四浮置扩散区，
所述半导体装置还包括：
第三传输部，其被构造为将第一光电二极管的电子传输到第三浮置扩散区；以及
第四传输部，其被构造为将第二光电二极管的空穴传输到第四浮置扩散区。
15.根据权利要求13所述的半导体装置，
其中，第一电荷电压转换部包括：
对应于N型半导体区域的第一浮置扩散区，以及
对应于P型半导体区域的第二浮置扩散区，
其中，第二电荷电压转换部包括：
对应于N型半导体区域的第三浮置扩散区，以及
对应于P型半导体区域的第四浮置扩散区，
其中，在将与半导体基板的顶面平行的一个方向设置为第一方向，并且将与半导体基板的顶面平行且还与第一方向相交的方向设置为第二方向的情况下，
第一光电二极管和第二光电二极管在第一方向上排齐，
其中，第一光电二极管、第一浮置扩散区和第三浮置扩散区在第二方向上排齐，并且
其中，第二光电二极管、第二浮置扩散区和第四浮置扩散区在第二方向上排齐。
16.一种信息处理装置，其包括：
根据权利要求1所述的半导体装置；以及
处理部件，其被构造为处理从半导体装置输出的信号。
17.一种光电转换装置，其包括：
设置有多个光检测单元的半导体基板，所述多个光检测单元中的各个包括第一光电二极管和第二光电二极管，该第一光电二极管包括累积电子和空穴中的一者的第一导电类型的第一半导体区域，该第二光电二极管包括累积电子和空穴中的另一者的不同于第一导电类型的第二导电类型的第二半导体区域，所述光电转换装置输出基于所述多个光检测单元中的各个的第一光电二极管和第二光电二极管中的至少一者的电荷的信号，
其中，所述多个光检测单元包括彼此邻近的第一单元和第二单元，并且，在关于半导体基板的顶面的平面图中，第一单元的第二光电二极管和第二单元的第二光电二极管位于第一单元的第一光电二极管与第二单元的第一光电二极管之间。
18.根据权利要求17所述的光电转换装置，
其中，在所述平面图中第一单元的第二半导体区域与第二单元的第二半导体区域之间的距离短于以下中的至少一个：
第一单元的第一半导体区域与第一单元的第二半导体区域之间的距离，以及
第二单元的第一半导体区域与第二单元的第二半导体区域之间的距离。
19.根据权利要求17所述的光电转换装置，其中，第一单元的第二光电二极管和第二单元的第二光电二极管包括第一导电类型的第三半导体区域。
20.根据权利要求17所述的光电转换装置，其中，第一单元的第一光电二极管和第二单元的第一光电二极管包括第二导电类型的第四半导体区域。
21.根据权利要求17所述的光电转换装置，其中，第一光电二极管和第二光电二极管在第一单元和所述第二单元中的至少一个中通过PN结彼此电分离。
22.根据权利要求17所述的光电转换装置，
其中，所述多个光检测单元还包括与第二单元邻近的第三单元，并且，第二单元被布置在第一单元与第三单元之间，
其中，在所述平面图中，第二单元的第一光电二极管和第三单元的第一光电二极管位于第二单元的第二光电二极管与第三单元的第二光电二极管之间。
23.根据权利要求22所述的光电转换装置，
其中，在所述平面图中第一单元的第一半导体区域与第三单元的第一半导体区域之间的距离短于以下中的至少一个：
第一单元的第一半导体区域与第一单元的第二半导体区域之间的距离，以及
第三单元的第一半导体区域与第三单元的第二半导体区域之间的距离。
24.根据权利要求22所述的光电转换装置，
其中，第一单元的第一光电二极管和第三单元的第一光电二极管包括第二导电类型的第四半导体区域。
25.根据权利要求17所述的光电转换装置，
第一单元和第二单元在第一方向上排齐，
其中，所述多个光检测单元中的各个还包括：
第一浮置扩散区，其被布置在从布置第一光电二极管的位置在与第一方向相交的第二方向上偏移的位置处，
对应于MOS晶体管的第一晶体管，其被构造为响应于控制信号将第一光电二极管和第一浮置扩散区彼此电连接，
第二浮置扩散区，其在第一方向上与第一浮置扩散区邻近，并且被布置在从布置第二光电二极管的位置在第二方向上偏移的位置处，以及
对应于MOS晶体管的第二晶体管，其在第一方向上与第一晶体管邻近，并且响应于控制信号将第二光电二极管和第二浮置扩散区彼此电连接。
26.根据权利要求17所述的光电转换装置，其中，所述多个光检测单元中的各个还包括被构造为从第一光电二极管和第二光电二极管中的至少一个输出信号的电路部。
27.根据权利要求26所述的光电转换装置，
其中，第一单元和第二单元在第一方向上排齐，并且
其中，所述多个光检测单元中的各个中的电路部包括多个晶体管，并且，所述多个晶体管沿第一方向被布置在从布置第一光电二极管和第二光电二极管的区域在与第一方向相交的第二方向上偏移的位置中。
28.根据权利要求17所述的光电转换装置，
其中，第一单元和第二单元在第一方向上排齐，并且
其中，所述多个光检测单元以沿着第一方向排齐的光检测单元的组沿着与第一方向相交的第二方向具有平移对称关系的方式布置。
29.根据权利要求17所述的光电转换装置，
其中，第一单元和第二单元在第一方向上排齐，并且
其中，所述多个光检测单元以如下方式排齐：
第一光电二极管和第二光电二极管在第一方向上按第一光电二极管和第二光电二极管的所列顺序排齐的单元，以及
第一光电二极管和第二光电二极管在第一方向上按第二光电二极管和第一光电二极管的所列顺序排齐的单元
沿着与第一方向相交的第二方向交替地布置。
30.根据权利要求17所述的光电转换装置，
其中，第一单元和第二单元在第一方向上排齐，并且
其中，第一光电二极管和第二光电二极管沿着与第一方向相交的第二方向交替地布置在所述多个光检测单元中。
31.根据权利要求19所述的光电转换装置，所述光电转换装置还包括：
接触插塞，其在所述平面图中布置在第一单元与第二单元之间，并且向第三半导体区域供给电压。
32.根据权利要求24所述的光电转换装置，所述光电转换装置还包括：
接触插塞，其在所述平面图中布置在第二单元与第三单元之间，并且向第四半导体区域供给电压。
33.一种信息处理装置，其包括：
根据权利要求17所述的光电转换装置；以及
处理部件，其被构造为处理来自光电转换装置的信号。
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