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CN106887427A - 一种集成肖特基的mosfet - Google Patents

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CN106887427A
CN106887427A CN201710021156.1A CN201710021156A CN106887427A CN 106887427 A CN106887427 A CN 106887427A CN 201710021156 A CN201710021156 A CN 201710021156A CN 106887427 A CN106887427 A CN 106887427A
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CN
China
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mosfet
schottky
type
groove
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CN201710021156.1A
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李风浪
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Dongguan Lianzhou Intellectual Property Operation and Management Co Ltd
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Dongguan Lianzhou Intellectual Property Operation and Management Co Ltd
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Abstract

本发明涉及功率半导体领域，特别涉及一种集成肖特基的MOSFET，包括MOSFET区域以及两个MOSFET区域之间的肖特基区域，所述肖特基区域的N型漂移区上表面中形成两个不连续的第二沟槽，所述两个第二沟槽内、所述第二沟槽上以及两个第二沟槽之间沉积阳极金属，所述阳极金属与所述MOSFET区域的源电极电性连接，所述第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，并且所述第二沟槽深度不大于所述MOSFET区域的P型掺杂区的深度，本发明减小了被集成的肖特基二极管的反向漏电流及其所占芯片的面积。

Description

一种集成肖特基的MOSFET
技术领域
本发明涉及功率半导体领域，特别涉及一种集成肖特基的MOSFET。
技术背景
功率金属氧化物半导体场效应晶体管(简称功率MOSFET)固有一个与其并联的寄生二极管，寄生二极管的阳极与MOSFET的体区以及源极相连，阴极与MOSFET的漏极相连，因此功率MOSFET常常被用来续流或者钳制电压。
这种寄生二极管与普通二极管一样，由少子参与导电，因此有反向恢复时间，从而降低开关速度、增加开关损耗。肖特基二极管具有较低的正向二极管电压降等优势，通常与MOSFET器件并联，以改善器件开关动作的二极管恢复时间，可抑制器件运行时非开关部分的功率损耗。
但是肖特基二极管通常具有很高的反向偏置漏电流，对器件的性能产生不良的影响，同时，现有技术在MOSFET器件中集成肖特基二极管，通常需要较大的芯片面积。
发明内容
本发明的目的是提供一种集成肖特基的MOSFET，减小被集成的肖特基二极管的反向漏电流及其所占芯片的面积。
为实现上述目的，本发明采用如下技术方案：
一种集成肖特基的MOSFET，包括：MOSFET区域以及两个MOSFET区域之间的肖特基区域，所述MOSFET区域包括自下而上依次层叠的漏电极，N型重掺杂区，N型漂移区，P型掺杂区、N型掺杂区、源电极以及贯穿N型掺杂区和P型掺杂区延伸至N型漂移区内的第一沟槽，所述第一沟槽内填充导电多晶硅，并且所述第一沟槽侧壁以及底部形成栅绝缘层，所述导电多晶硅与源电极间被绝缘介质隔开，相邻两个所述MOSFET区域之间形成肖特基区域，所述肖特基区域的N型漂移区上表面与所述MOSFET区域的N型掺杂区上表面在同一平面，并且所述所述肖特基区域的N型漂移区上表面中形成两个不连续的第二沟槽，所述第二沟槽沟槽侧壁的长度大于沟槽口的宽度，所述两个第二沟槽内、所述第二沟槽上以及两个第二沟槽之间沉积阳极金属，所述阳极金属与所述MOSFET区域的源电极电性连接，所述第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，并且所述第二沟槽深度不大于所述MOSFET区域的P型掺杂区的深度。
优选地，所述MOSFET区域的P型掺杂区与相邻的肖特基区域的所述第二沟槽接触处形成P型重掺杂区。
优选地，所述MOSFET区域的P型掺杂区延伸至相邻的肖特基区域的所述第二沟槽底部。
优选地，所述MOSFET区域的P型掺杂区包围相邻的肖特基区域的所述第二沟槽整个底部。
优选地，所述肖特基区域的两个第二沟槽之间形成P型保护区。
优选地，所述第二沟槽为斜沟槽。
优选地，所述MOSFET区域的源电极与所述肖特基区域的阳极金属接触相连。
优选地，所述MOSFET区域的源电极与所述肖特基区域的阳极金属材料相同。
相对于现有技术，本发明具有以下有益效果：
本发明集成肖特基的MOSFET，在相邻两个MOSFET区域之间形成的肖特基区域里包括两个不连续的第二沟槽，所述两个第二沟槽内、所述第二沟槽上以及两个第二沟槽之间沉积阳极金属，所述阳极金属与肖特基区域的N型漂移区形成肖特基接触，所以第二沟槽的形成增加了肖特基接触的面积，降低了器件的正向导通电压，反过来，若在同等的正向导通电压的要求下，本发明肖特基区域占据更小的芯片面积。
同时，本发明所述肖特基区域的第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，即P型掺杂区与阳极金属接触，而阳极金属与源电极电性连接，所以一方面P型掺杂区实现作为寄生二极管的阳极区的作用，另一方面，肖特基区域的第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，即肖特基区域的肖特基二极管与MOSFET区域的寄生二极管相连，当MOSFET区域的漏电极电压大于源电极电压(即肖特基区域的阴极电压大于阳极电压)时，肖特基二极管与MOSFET区域的寄生二极管反向偏置，所述肖特基区域的第二沟槽深度不大于所述MOSFET区域的P型掺杂区的深度，MOSFET区域的寄生二极管的PN结反向偏置耗尽对与其相连的肖特结二极管起到保护作用，减小肖特基二极管的反向漏电流。
附图说明
图1为第一实施例结构示意图；
图2为第二实施例结构示意图；
图3为第三实施例结构示意图。
具体实施方式
下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。
第一实施例
如图1所示，本实施例集成肖特基的MOSFET，包括：MOSFET区域100以及两个MOSFET区域100之间的肖特基区域200，所述MOSFET区域100包括自下而上依次层叠的漏电极10，N型重掺杂区20，N型漂移区30，P型掺杂区40、N型掺杂区50、源电极60以及贯穿N型掺杂区50和P型掺杂区60延伸至N型漂移区30内的第一沟槽70，所述第一沟槽70内填充导电多晶硅71，并且所述第一沟槽70侧壁以及底部形成栅绝缘层72，所述导电多晶硅71与源电极60间被绝缘介质73隔开，相邻两个所述MOSFET区域100之间形成肖特基区域200，所述肖特基区域200的N型漂移区30上表面与所述MOSFET区域100的N型掺杂区50上表面在同一平面，并且所述肖特基区域200的N型漂移区30上表面中形成两个不连续的第二沟槽80，所述第二沟槽80沟槽侧壁的长度大于沟槽口的宽度，所述两个第二沟槽80内、所述第二沟槽80上以及两个第二沟槽80之间沉积阳极金属81，所述阳极金属81与所述MOSFET区域100的源电极60电性连接，所述第二沟槽80与其相邻的MOSFET区域100的P型掺杂区40接触，并且所述第二沟槽80深度不大于所述MOSFET区域100的P型掺杂区40的深度。
本实施例集成肖特基的MOSFET，在相邻两个MOSFET区域100之间形成的肖特基区域200里包括两个不连续的第二沟槽80，所述两个第二沟槽80内、所述第二沟槽80上以及两个第二沟槽80之间沉积阳极金属81，所述阳极金属81与肖特基区域200的N型漂移区30形成肖特基接触，所以第二沟槽80的形成增加了肖特基接触的面积，降低了器件的正向导通电压，反过来，若在同等的正向导通电压的要求下，本发明肖特基区域占据更小的芯片面积。述第二沟槽80沟槽侧壁的长度大于沟槽口的宽度，加强了第二沟槽80的形成增加了肖特基接触的面积的确定性。
同时，本实施例所述肖特基区域200的第二沟槽80与其相邻的MOSFET区域的P型掺杂区40接触，即P型掺杂区40与阳极金属81接触，而阳极金属81与源电极60电性连接，所以一方面P型掺杂区40实现作为寄生二极管的阳极区的作用，另一方面，肖特基区域200的第二沟槽80与其相邻的MOSFET区域100的P型掺杂区40接触，即肖特基区域200的肖特基二极管与MOSFET区域100的寄生二极管相连，当MOSFET区域100的漏电极10电压大于源电极60电压(即肖特基区域200的阴极电压大于阳极电压)时，肖特基二极管与MOSFET区域100的寄生二极管反向偏置，所述肖特基区域200的第二沟槽80深度不大于所述MOSFET区域100的P型掺杂区40的深度，MOSFET区域100的寄生二极管的PN结反向偏置耗尽对与其相连的肖特结二极管起到保护作用，减小肖特基二极管的反向漏电流。本实施例所述MOSFET区域100的源电极60可通过与所述肖特基区域200的阳极金属81接触相连实现电性连接，所述MOSFET区域100的源电极60与所述肖特基区域200的阳极金属81材料也可以相同，此时，源电极60与阳极金属81可同时沉积，简化工艺流程。
本实施例优选地，所述MOSFET区域100的P型掺杂区40与相邻的肖特基区域200的所述第二沟槽80接触处还可以形成P型重掺杂区41，一方面P型重掺杂区41减小P型掺杂区40与阳极金属81的接触电阻，减小功率损耗，另一方面，P型重掺杂区41在肖特基二极管处于反偏状态时，使得PN耗尽层更多向掺杂浓度较小的N型漂移区30扩展，减小肖特结二极管反向漏电流。此外，本实施例所述MOSFET区域100的P型掺杂区40可延伸至相邻的肖特基区域200的所述第二沟槽80底部，加强对肖特基区域反向漏电流的减小，优选地，所述MOSFET区域100的P型掺杂区40包围相邻的肖特基区域200的所述第二沟槽40整个底部，本实施例图1示出此种设置，肖特基二极管处于反向偏置状态时，P型掺杂区40与N型漂移区30形成的PN结耗尽甚至可以连在一起，进一步加强对肖特基区域反向漏电流的减小。
第二实施例
如图2所示，本实施例与第一实施例技术方案基本相同，区别在于，本实施例所述肖特基区域200的两个第二沟槽80之间掺杂形成了P型保护区90，掺杂方式可以通过离子注入掺杂，肖特基二极管处于反向偏置状态时，P型保护区90与N型漂移区30形成PN耗尽，减小反向漏电流，增加反向抗压能力。
第三实施例
如图3所示，本实施例与第一实施例技术方案基本相同，区别在于，本实施所述第二沟槽80为斜沟槽，斜沟槽的设置，减轻MOSFET中肖特基二极处于反向偏置状态时，沟槽底角以及顶角处的电场聚集，增加方向耐压能力，减小反向漏电流。

Claims (8)

1.一种集成肖特基的MOSFET，包括：MOSFET区域以及两个MOSFET区域之间的肖特基区域，所述MOSFET区域包括自下而上依次层叠的漏电极，N型重掺杂区，N型漂移区，P型掺杂区、N型掺杂区、源电极以及贯穿N型掺杂区和P型掺杂区延伸至N型漂移区内的第一沟槽，所述第一沟槽内填充导电多晶硅，并且所述第一沟槽侧壁以及底部形成栅绝缘层，所述导电多晶硅与源电极间被绝缘介质隔开，其特征在于：相邻两个所述MOSFET区域之间形成肖特基区域，所述肖特基区域的N型漂移区上表面与所述MOSFET区域的N型掺杂区上表面在同一平面，并且所述所述肖特基区域的N型漂移区上表面中形成两个不连续的第二沟槽，所述第二沟槽沟槽侧壁的长度大于沟槽口的宽度，所述两个第二沟槽内、所述第二沟槽上以及两个第二沟槽之间沉积阳极金属，所述阳极金属与所述MOSFET区域的源电极电性连接，所述第二沟槽与其相邻的MOSFET区域的P型掺杂区接触，并且所述第二沟槽深度不大于所述MOSFET区域的P型掺杂区的深度。
2.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述MOSFET区域的P型掺杂区与相邻的肖特基区域的所述第二沟槽接触处形成P型重掺杂区。
3.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述MOSFET区域的P型掺杂区延伸至相邻的肖特基区域的所述第二沟槽底部。
4.根据权利要求3所述的集成肖特基的MOSFET，其特征在于：所述MOSFET区域的P型掺杂区包围相邻的肖特基区域的所述第二沟槽整个底部。
5.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述肖特基区域的两个第二沟槽之间形成P型保护区。
6.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述第二沟槽为斜沟槽。
7.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述MOSFET区域的源电极与所述肖特基区域的阳极金属接触相连。
8.根据权利要求1所述的集成肖特基的MOSFET，其特征在于：所述MOSFET区域的源电极与所述肖特基区域的阳极金属材料相同。
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