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CN106876341B - 半导体元件 - Google Patents

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CN106876341B
CN106876341B CN201610565349.9A CN201610565349A CN106876341B CN 106876341 B CN106876341 B CN 106876341B CN 201610565349 A CN201610565349 A CN 201610565349A CN 106876341 B CN106876341 B CN 106876341B
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trench
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Abstract

一种半导体元件，包括可挠式基板、阻隔层、绝热层、元件层、介电材料层以及应力吸收层。阻隔层配置于可挠式基板上。绝热层配置于阻隔层上，其中绝热层的导热系数小于20W/mK。元件层配置于绝热层上。介电材料层配置于元件层上，且介电材料层以及绝热层中包括至少一沟渠。应力吸收层配置于介电材料层上，且应力吸收层填入所述至少一沟渠中。

Description

半导体元件
技术领域
本发明是有关于一种半导体元件，且特别是一种耐挠曲性较佳的半导体元件。
背景技术
随着显示技术的进步，显示面板已朝向薄型化及可挠式发展，其中又以软性显示面板(可挠性显示器)逐渐成为显示面板往后发展的主要方向。利用可挠性基板取代传统硬质基板来制作软性显示面板，其可卷曲、方便携带、符合安全性及产品应用广。然而，为了因应未来产品需求及开发，需要制造出更小挠曲曲率半径的面板。就现有技术来说，目前市场上的面板结构仍然存在着耐挠曲性不佳的问题。
一般而言，传统的可挠性面板的应力会集中在薄膜电晶体上。由于应力的分布问题，其耐挠曲性不佳而容易造成面板的膜层破裂，进而使薄膜电晶体及电容特性会飘移及劣化。为了解决应力的分布问题，一般是将重要元件放置于应力中性轴区域。然而，由于面板组成太过复杂，因此，应力中性轴位置有可能在设计与实作上有偏差而导致效果降低。据此，如何解决现有的应力分布、面板耐挠曲性不佳的问题为目前所欲研究的主题。
发明内容
本发明提供一种半导体元件，可解决传统面板应力分布不佳的问题，并且可增加半导体元件的耐挠曲性。
本文所提出的半导体元件，包括可挠式基板、阻隔层、绝热层、元件层、介电材料层以及应力吸收层。阻隔层配置于可挠式基板上。绝热层配置于阻隔层上，其中绝热层的导热系数小于20W/mK。元件层配置于绝热层上。介电材料层配置于元件层上，其中，介电材料层以及绝热层中包括至少一沟渠。应力吸收层配置于介电材料层上，且应力吸收层填入所述至少一沟渠中。
基于上述，由于本发明的半导体元件的介电材料层以及绝热层中包括至少一沟渠，且应力吸收层填入所述至少一沟渠中。因此，本发明的半导体元件可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性。
附图说明
图1为本发明一实施例半导体元件的剖面示意图；
图2A为本发明另一实施例半导体元件的剖面示意图；
图2B为本发明另一实施例半导体元件的剖面示意图；
图2C为本发明另一实施例半导体元件的剖面示意图；
图3为本发明第一实施例半导体元件的上视示意图；
图4A为图3延剖线A-A’的剖面示意图；
图4B为图3延剖线B-B’的剖面示意图；
图5为图3延剖线B-B’的另一实施例的剖面示意图；
图6为本发明第二实施例半导体元件的上视示意图；
图7为图6延剖线C-C’的剖面示意图；
图8为图6延剖线C-C’的另一实施例的剖面示意图；
图9为本发明第三实施例半导体元件的上视示意图；
图10为图9延剖线D-D’的剖面示意图；
图11为图9延剖线D-D’的另一实施例的剖面示意图；
图12为本发明第四实施例半导体元件的上视示意图；
图13为图12延剖线E-E’的剖面示意图；
图14为图12延剖线E-E’的一实施例的剖面示意图；
图15为本发明第五实施例半导体元件的上视示意图；
图16A为图15延剖线F-F’的剖面示意图；
图16B为图15延剖线G-G’的剖面示意图；
图17A为图15延剖线F-F’的另一实施例的剖面示意图；
图17B为图15延剖线G-G’的另一实施例的剖面示意图；
图18为本发明第六实施例半导体元件的上视示意图；
图19A为图18延剖线H-H’的剖面示意图；
图19B为图18延剖线I-I’的剖面示意图；
图20A为图18延剖线H-H’的另一实施例剖面示意图；
图20B为图18延剖线I-I’的另一实施例剖面示意图；
图21为本发明第七实施例半导体元件的上视示意图；
图22A为图21延剖线J-J’的剖面示意图；
图22B为图21延剖线K-K’的剖面示意图；
图23A为图21延剖线J-J’的另一实施例的剖面示意图；
图23B为图21延剖线K-K’的另一实施例的剖面示意图；
图24为本发明一实验例的多晶硅层的应力分布比较图。
其中附图标记为：
100A、100B、200A、200B、300A、300B、400A、400B、500A、500B、600A、600B、700A、700B：半导体元件
102：数据线 103：电源线
104：扫瞄线 105：信号线
106：主动元件 108：像素电极
110：可挠式基板 120：阻隔层
125：蚀刻终止层 130：绝热层
140：元件层 142：多晶硅层
142SR：源极区 142C：通道区
142DR：漏极区 144：栅极绝缘层
146：栅极 150：介电材料层
160：应力吸收层 172：源极电极
174：漏极电极 180：发光二极管
T：沟渠 T1：第一沟渠
T2：第二沟渠 OP1：第一开口
OP2：第二开口
具体实施方式
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1为本发明一实施例半导体元件的剖面示意图。参考图1，本实施例的半导体元件包括可挠式基板110、阻隔层120、绝热层130、元件层140、介电材料层150以及应力吸收层160。可挠式基板110可包括聚亚酰胺(polyimide,PI)等有机材料，且其可耐受的温度小于500℃。阻隔层120配置于可挠式基板110上，且阻隔层120的水气穿透率小于10-5g/m2/day，而其厚度小于500nm。阻隔层120为无机材料且可用以阻水阻氧。阻隔层120包括多层交替堆叠的氧化材料层以及氮化材料层，其中，氮化材料层位于阻隔层120的最上方。绝热层130配置于阻隔层120上，其中，绝热层130为良好的阻热材料，且其导热系数小于20W/mK。绝热层130的材料例如包括硅的氧化物或氮化物、金属氧化物或其氮化物。另外，阻隔层120的氮化材料层与绝热层130接触。
元件层140配置于绝热层130上。在本实施例中，元件层140包括多个主动元件(图式仅绘示一个为例说明)，其中各主动元件包括多晶硅层142、栅极绝缘层144以及栅极146。多晶硅层142包括源极区142SR、漏极区142DR以及位于源极区142SR以及漏极区142DR之间的通道区142C。栅极绝缘层144配置于多晶硅层142的上方，且栅极146配置于栅极绝缘层144的上方。
介电材料层150配置于元件层140上，其中，介电材料层150、栅极绝缘层144以及绝热层130中包括至少一沟渠T。所述至少一沟渠T贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。应力吸收层160配置于介电材料层150上，且应力吸收层160填入至少一沟渠T中。应力吸收层160例如为有机材料。在本实施例的半导体元件还包括源极电极172以及漏极电极174。源极电极172透过第一开口OP1与源极区142SR连接，第一开口OP1贯穿应力吸收层160、介电材料层150以及栅极绝缘层144。漏极电极174透过第二开口OP2与漏极区142DR连接，第二开口OP2贯穿应力吸收层160、介电材料层150以及栅极绝缘层144。
在本实施例中，由于介电材料层150、栅极绝缘层144以及多晶硅层142下方的绝热层130经过图案化而具有所述至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。所述弹性形变区的定义包含了非线性形变区与线性形变区(满足胡克定律)。基本上，操作在弹性形变区的物体，其因受力产生的形变皆可复原。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图2A为本发明另一实施例半导体元件的剖面示意图。图2A与图1的半导体元件类似，因此，相同元件以相同标号表示，且不予赘述。图2A与图1的差异在于，图2A的半导体元件还包括蚀刻终止层125。蚀刻终止层125位于阻隔层120与绝热层130之间，且所述至少一沟渠T暴露出蚀刻终止层125。蚀刻终止层125为单一层金属、陶瓷或是陶瓷/金属的堆叠结构的组合，且蚀刻终止层125可用以控制绝热层130的蚀刻深度。
相同地，图2A的半导体元件的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述的至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150、栅极绝缘层144以及绝热层130的沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图2B为本发明另一实施例半导体元件的剖面示意图。图2B与图2A的半导体元件类似，因此，相同元件以相同标号表示，且不予赘述。图2B与图2A的差异在于，图2B的蚀刻终止层125为经图案化的蚀刻终止层125，且至少一沟渠T暴露出蚀刻终止层125。另外，蚀刻终止层125与元件层140的栅极146不重叠设置，因此，可达到降低寄生电容的效应。
相同地，图2B的半导体元件的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述的至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图2C为本发明另一实施例半导体元件的剖面示意图。图2C与图2B的半导体元件类似，因此，相同元件以相同标号表示，且不予赘述。图2C与图2B的差异在于，图2C的蚀刻终止层125与元件层140的多晶硅层142不重叠设置，因此，可进一步达到降低寄生电容的效应。
相同地，图2C之半导体元件的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述的至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150、栅极绝缘层144以及绝热层130的沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳之问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
于上述的实施例中，主要是说明介电材料层150、栅极绝缘层144及绝热层130中具有所述的至少一沟渠T。在下文中，将针对上述至少一沟渠T所设置的位置的各种实施例进行详细说明。
图3为本发明第一实施例半导体元件的上视示意图。图4A为图3延剖线A-A’的剖面示意图。图4B为图3延剖线B-B’的剖面示意图。请同时参照图3、图4A及图4B。本实施例的半导体元件100A与图1的半导体元件类似，因此，相同元件以相同标号表示，且不予赘述。图3的半导体元件100A与图1的半导体元件差异在于至少一沟渠的位置的不同。于本实施例中，所述至少一沟渠包括第一沟渠T1以及第二沟渠T2。第一沟渠T1以及第二沟渠T2位于多晶硅层142的两侧，且第一沟渠T1与栅极146不重叠设置，且第二沟渠T2与栅极146重叠设置。换言之，第一沟渠T1贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面，而第二沟渠T2进一步暴露出栅极146的上表面。
相同地，图4A及图4B的半导体元件100A的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图5为图3延剖线B-B’的另一实施例的剖面示意图。图5的实施例与图4B的实施例类似，因此相同元件以相同标号表示，且不予赘述。图5的半导体元件100B与图4B的半导体元件100A的差异在于，图4B的第一沟渠T1是贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图5的实施例中，第一沟渠T1是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例的第一沟渠T1是暴露出绝热层130，而第二沟渠T2进一步暴露出栅极146的上表面。
相同地，图5的半导体元件100B的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图6为本发明第二实施例半导体元件的上视示意图。图7为图6延剖线C-C’的剖面示意图。请同时参考图6及图7。本实施例的半导体元件200A与图3的半导体元件100A类似，因此，相同元件以相同标号表示，且不予赘述。图6的半导体元件200A与图3的半导体元件100A差异在于至少一沟渠的位置的不同。于本实施例中，所述至少一沟渠包括第一沟渠T1以及第二沟渠T2。第一沟渠T1以及第二沟渠T2位于多晶硅层142的两侧，且第一沟渠T1以及第二沟渠T2与栅极146重叠设置。换言之，第一沟渠T1以及第二沟渠T2贯穿介电材料层150、栅极绝缘层144以及绝热层130并暴露出阻隔层120的上表面，但亦同时暴露出栅极146的上表面。
相同地，图7的半导体元件200A的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图8为图6延剖线C-C’的的另一实施例的剖面示意图。图8的实施例与图7的实施例类似，因此相同元件以相同标号表示，且不予赘述。图8的半导体元件200B与图7的半导体元件200A的差异在于，图8的第一沟渠T1以及第二沟渠T2是贯穿介电材料层150、栅极绝缘层144以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图8的实施例中，第一沟渠T1以及第二沟渠T2是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例之第一沟渠T1及第二沟渠T2是暴露出绝热层130，但亦同时暴露出栅极146的上表面。
相同地，图8的半导体元件200B的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150、栅极绝缘层144以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图9为本发明第三实施例半导体元件的上视示意图。图10为图9延剖线D-D’的剖面示意图。请同时参照图9及图10。本实施例的半导体元件300A与图3的半导体元件100A类似，因此，相同元件以相同标号表示，且不予赘述。图9的半导体元件300A与图3的半导体元件100A差异在于至少一沟渠的位置的不同。于本实施例中，所述至少一沟渠包括第一沟渠T1以及第二沟渠T2。第一沟渠T1以及第二沟渠T2位于栅极146的两侧，且第一沟渠T1以及第二沟渠T2与多晶硅层142重叠设置。换言之，第一沟渠T1以及第二沟渠T2贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面，但也同时暴露出多晶硅层142的上表面。
相同地，图10的半导体元件300A的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150、栅极绝缘层144以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图11为图9延剖线D-D’的另一实施例之剖面示意图。图11的实施例与图10的实施例类似，因此相同元件以相同标号表示，且不予赘述。图11的半导体元件300B与图10的半导体元件300A的差异在于，图10的第一沟渠T1以及第二沟渠T2是贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图11的实施例中，第一沟渠T1以及第二沟渠T2是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例的第一沟渠T1及第二沟渠T2是暴露出绝热层130，但亦同时暴露出多晶硅层142的上表面。
相同地，图11的半导体元件300B的介电材料层150及绝热层130经过图案化而具有所述第一沟渠T1以及第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1以及第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图12为本发明第四实施例半导体元件的上视示意图。图13为图12延剖线E-E’的剖面示意图。请同时参照图12及图13。本实施例的半导体元件400A与图3的半导体元件100A类似，因此，相同元件以相同标号表示，且不予赘述。图12的半导体元件300A与图3的半导体元件100A差异在于至少一沟渠的位置的不同。于本实施例中，所述至少一沟渠T环绕栅极146，且至少一沟渠T与多晶硅层142重叠设置。换言之，至少一沟渠T贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面，但亦同时暴露出多晶硅层142的上表面。
相同地，图13的半导体元件400A的介电材料层150及绝热层130经过图案化而具有所述至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的至少一沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图14为图12延剖线E-E’的一实施例的剖面示意图。图14的实施例与图13的实施例类似，因此相同元件以相同标号表示，且不予赘述。图14的半导体元件400B与图13的半导体元件400A的差异在于，图13的至少一沟渠T是贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图14的实施例中，所述至少一沟渠T是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例的至少一沟渠T是暴露出绝热层130，但也同时暴露出多晶硅层142的上表面。
相同地，图14的半导体元件400B的介电材料层150及绝热层130经过图案化而具有所述至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的至少一沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图15为本发明第五实施例半导体元件的上视示意图。图16A为图15延剖线F-F’的剖面示意图。图16B为图15延剖线G-G’的剖面示意图。本实施例的半导体元件500A与图3的半导体元件100A类似，因此，相同元件以相同标号表示，且不予赘述。图15的半导体元件500A与图3的半导体元件100A差异在于至少一沟渠的位置的不同。于本实施例中，至少一沟渠T环绕多晶硅层142的通道区142C，且至少一沟渠T与栅极146以及多晶硅层142重叠设置。换言之，至少一沟渠T贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面，但也同时暴露出栅极146以及多晶硅层142的上表面。
相同地，图16A及图16B的半导体元件500A的介电材料层150及绝热层130经过图案化而具有所述至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的至少一沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图17A为图15延剖线F-F’的另一实施例的剖面示意图。图17B为图15延剖线G-G’的另一实施例的剖面示意图。图17A及图17B的实施例与图16A及图16B的实施例类似，因此相同元件以相同标号表示，且不予赘述。图17A及图17B的半导体元件500B与图16A及图16B的半导体元件500A的差异在于，图16A及图16B的至少一沟渠T是贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图17A及图17B的实施例中，所述至少一沟渠T是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例的至少一沟渠T是暴露出绝热层130，但也同时暴露出栅极146以及多晶硅层142的上表面。
相同地，图17A及图17B的半导体元件500B的介电材料层150及绝热层130经过图案化而具有所述至少一沟渠T，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的至少一沟渠T中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图18为本发明第六实施例半导体元件的上视示意图。图19A为图18延剖线H-H’的剖面示意图。图19B为图18延剖线I-I’的剖面示意图。图18、图19A及图19B的半导体元件600A的实施例与图1的半导体元件类似，因此相同的元件以相同标号表示，且不予赘述。图18、图19A及图19B的半导体元件600A与图1的半导体元件差异在于，元件层140包括多条数据线102、多条扫瞄线104以及多个主动元件106，且主动元件106与像素电极108电性连接。另外，所述至少一沟渠与数据线102或扫瞄线104相邻设置，其中，至少一沟渠包括第一沟渠T1以及第二沟渠T2。第一沟渠T1是设置于数据线102周边，而第二沟渠T2是设置于扫瞄线104周边。虽然本实施例仅绘示一个第一沟渠T1以及一个第二沟渠T2，但本发明不以此为限。举例来说，在其它实施例中，位于任一条数据线102与下一条相邻数据线102之间可以选择性的设置与扫瞄线104平行的第一沟渠T1，且位于任一条扫瞄线104与下一条相邻扫瞄线104之间可以选择性的设置与数据线102平行的第二沟渠T2。也就是说，可以选择性的组合设置第一沟渠T1与第二沟渠T2于数据线102以及扫瞄线104的周边。
相同地，图19A及图19B的半导体元件600A的介电材料层150及绝热层130经过图案化而具有所述第一沟渠T1与第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1与第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
另外，在图18、图19A及图19B的实施例中，并未特别针对主动元件106周边的沟渠设置进行说明。然而，值得注意的是，于图18的主动元件106中可参考上述图1至图17B的实施例将多个沟渠设置在主动元件106的一侧、两侧、或是环绕主动元件106。举例来说，可参考图3或图6的实施例将沟渠设置在图18主动元件106的多晶硅层(未绘示)的两侧使沟渠与栅极(未绘示)重叠或不重叠。相同地，可参考图9的实施例将沟渠设置在图18主动元件106的栅极的两侧使沟渠与多晶硅层重叠。另外，可参考图12的实施例将沟渠设置为环绕图18主动元件106的栅极的三边。又或者是，可参考图15的实施例将沟渠设置为环绕图18主动元件106的多晶硅层的通道区。图20A为图18延剖线H-H’的另一实施例剖面示意图。图20B为图18延剖线I-I’的另一实施例剖面示意图。图20A及图20B的半导体元件600B与图19A及图19B的半导体元件600A类似，因此，相同元件以相同标号表示，且不予赘述。差异在于，图19A及图19B的第一沟渠T1与第二沟渠T2是贯穿介电材料层150以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图20A及图20B的实施例中，第一沟渠T1与第二沟渠T2是贯穿介电材料层150并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例的第一沟渠T1与第二沟渠T2是暴露出绝热层130。
相同地，图20A及图20B的半导体元件600B的介电材料层150及绝热层130经过图案化而具有第一沟渠T1与第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1与第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
图21为本发明第七实施例半导体元件的上视示意图。图22A为图21延剖线J-J’的剖面示意图。图22B为图21延剖线K-K’的剖面示意图。图22A及图22B的半导体元件700A的实施例与图19A及图19B的半导体元件类似，因此相同的元件以相同标号表示，且不予赘述。图22A及图22B的半导体元件700A与图19A及图19B的半导体元件600A差异在于，图22A及图22B的半导体元件700A的元件层140包括多条数据线102、多条扫瞄线104、多条电源线103、多条信号线105以及多个主动元件106，且主动元件106与发光二极管180电性连接。所述至少一沟渠包括第一沟渠T1与第二沟渠T2。第一沟渠T1位于电源线103与数据线102之间。第二沟渠T2位于信号线105以及扫瞄线104之间。虽然本实施例仅绘示一个第一沟渠T1以及一个第二沟渠T2，但本发明不限于此。举例来说，在其它实施例中，位于任一条电源线103与下一条相邻数据线102之间可以选择性的设置与数据线102平行的第一沟渠T1，且位于任一条信号线105与下一条相邻扫瞄线104之间可以选择性的设置与扫瞄线104平行的第二沟渠T2。也就是说，可以选择性的组合设置第一沟渠T1与第二沟渠T2于电源线103与数据线102之间以及信号线105以及扫瞄线104之间。
相同地，图22A及图22B的半导体元件700A的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有第一沟渠T1与第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150、栅极绝缘层144以及绝热层130的第一沟渠T1与第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
另外，在图21、图22A及图22B的实施例中，并未特别针对主动元件106周边的沟渠设置进行说明。然而，值得注意的是，于图21的主动元件106中可参考上述图1至图17B的实施例将多个沟渠设置在主动元件106的一侧、两侧、或是环绕主动元件106。举例来说，可参考图3或图6的实施例将沟渠设置在图21主动元件106的多晶硅层(未绘示)的两侧使沟渠与栅极(未绘示)重叠或不重叠。相同地，可参考图9的实施例将沟渠设置在图21主动元件106的栅极的两侧使沟渠与多晶硅层重叠。另外，可参考图12的实施例将沟渠设置为环绕图21主动元件106的栅极的三边。又或者是，可参考图15的实施例将沟渠设置为环绕图21主动元件106的多晶硅层的通道区。据此，应当理解的是，主动元件106旁的沟渠设置并无特别限制，而可依据需求将沟渠设置在理想的位置上。
图23A为图21延剖线J-J’的另一实施例的剖面示意图。图23B为图21延剖线K-K’的另一实施例的剖面示意图。图23A及图23B的半导体元件700B与图22A及图22B的半导体元件700A类似，因此，相同元件以相同标号表示，且不予赘述。差异在于，图22A及图2B的第一沟渠T1与第二沟渠T2是贯穿介电材料层150、栅极绝缘层144以及绝热层130并暴露出阻隔层120的上表面。相对来说，于图23A及图23B的实施例中，第一沟渠T1与第二沟渠T2是贯穿介电材料层150、栅极绝缘层144并延伸至绝热层130中，但并未贯穿绝热层130。也就是说，本实施例之第一沟渠T1与第二沟渠T2是暴露出绝热层130。
相同地，图23A及图23B的半导体元件700B的介电材料层150、栅极绝缘层144及绝热层130经过图案化而具有第一沟渠T1与第二沟渠T2，因此，可将应力吸收层160填充至介电材料层150以及绝热层130的第一沟渠T1与第二沟渠T2中。据此，具有上述结构的半导体元件的产品在挠曲过程中，可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性而可保护半导体元件。
实验例
为了证明本发明的半导体元件可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性，特别以下列比较例以及实验例作为说明。
比较例X1
本发明比较例X1的半导体元件与本文图1实施例的半导体元件类似。差异在于比较例X1的半导体元件的介电材料层及绝热层并未包括至少一沟渠，且并未包括使用应力吸收层。
实验例E1
本发明实验例E1的半导体元件与本文图1实施例的半导体元件类似。差异在于，实验例E1的半导体元件的介电材料层及绝热层具有至少一沟渠T，但未包括使用应力吸收层，以使应力吸收层填入所述至少一沟渠T中。
实验例E2
本发明实验例E2的半导体元件为参考本案图1的半导体元件。于本实验例E2中，半导体元件的介电材料层及绝热层中包括有至少一沟渠T，且应力吸收层填入所述至少一沟渠中。
以下将针对比较例X1、实验例E1及实验例E2的半导体元件中的多晶硅层(poly-Si)受挠曲时的应力分布模拟分析。实验结果如图24所示。
图24为本发明一实验例的多晶硅层的应力分布比较图。参考图24，比较例X1的半导体元件在受挠曲时，其多晶硅层的周边所受的应力最高，而中间部位所受的应力最低。换言之，比较例X1之半导体元件的应力分布不佳。当半导体元件于介电材料层及绝热层中包括有至少一沟渠时，则如实验例E1所示，多晶硅层的周边所受的应力可被降低，以使应力分布较为平均。更特别的是，当半导体元件于介电材料层及绝热层中包括有至少一沟渠，且应力吸收层填入所述至少一沟渠中时，则如实验例E2所示，多晶硅层的周边所受的应力可进一步被降低，且应力分布更加平均。经由上述实验结果可得知，具有本发明半导体元件的产品在挠曲过程中可使其尽可能于弹性形变区内，甚至于线性形变区内变动。换言之，上述结构可用以解决应力分布不佳的问题，并且可增加半导体元件的耐挠曲性。
综上所述，本发明半导体元件的介电材料层以及绝热层中包括至少一沟渠，且应力吸收层填入所述至少一沟渠中。因此，本发明的半导体元件在挠曲时，可解决应力分布不佳的问题，并且可增加半导体元件之耐挠曲性而可保护半导体元件。也就是说，本发明半导体元件可用以避免面板挠曲时的膜层破裂，且避免薄膜电晶体及电容特性飘移及劣化的问题。
虽然本发明已以实施例发明如上，然其并非用于限定本发明，任何所属技术领域中具有通知常识者，在不脱离本发明的精神和范围内，当可作些许的改动与修饰，故本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (13)

1.一种半导体元件，其特征在于，包括：
可挠式基板；
阻隔层，配置于该可挠式基板上，该阻隔层包括多层交替堆叠的氧化材料层以及氮化材料层，且该氮化材料层位于该阻隔层的最上方,该阻隔层的水气穿透率小于10-5g/m2/day，且厚度小于500nm；
绝热层，配置于该阻隔层上且与该氮化材料层接触，其中该绝热层的材料为硅的氧化物或金属氧化物，该绝热层的导热系数小于20W/mK；
元件层，配置于该绝热层上；该元件层包括多个主动元件，其中各该主动元件包括多晶硅层，该多晶硅层包括源极区、漏极区以及位于源极区以及漏极区之间的通道区；
介电材料层，配置于该元件层上，其中该介电材料层以及该绝热层中包括至少一沟渠，该至少一沟渠包括第一沟渠以及第二沟渠，该第一沟渠以及该第二沟渠位于该多晶硅层的两侧； 以及
应力吸收层，配置于该介电材料层上，且该应力吸收层填入该至少一沟渠中。
2.如权利要求1所述的半导体元件，其特征在于，各该主动元件还包括：
栅极绝缘层，配置于该多晶硅层的上方；以及
栅极，配置于该栅极绝缘层的上方。
3.如权利要求2所述的半导体元件，其特征在于，还包括源极电极以及漏极电极，其中该源极电极透过贯穿该应力吸收层、该介电材料层以及该栅极绝缘层的第一开口与该源极区连接，且该漏极电极透过贯穿该应力吸收层、该介电材料层以及该栅极绝缘层的第二开口与该漏极区连接。
4.如权利要求2所述的半导体元件，其特征在于，该第一沟渠与该栅极不重叠设置，且该第二沟渠与该栅极重叠设置。
5.如权利要求2所述的半导体元件，其特征在于，该第一沟渠以及该第二沟渠与该栅极重叠设置。
6.如权利要求1所述的半导体元件，其特征在于，该元件层还包括多条数据线以及多条扫瞄线，且该至少一沟渠与该数据线或该扫瞄线相邻设置。
7.如权利要求6所述的半导体元件，其特征在于，该至少一沟渠还位于该主动元件的两侧。
8.如权利要求1所述的半导体元件，其特征在于，该元件层还包括多条数据线、多条扫瞄线、多条电源线以及多条信号线，且该至少一沟渠位于该电源线与该数据线之间，或该至少一沟渠位于该信号线以及该扫瞄线之间。
9.如权利要求1所述的半导体元件，其特征在于，该至少一沟渠贯穿该介电材料层以及该绝热层并暴露出该阻隔层的上表面。
10.如权利要求1所述的半导体元件，其特征在于，该至少一沟渠贯穿该介电材料层并延伸至该绝热层中，且未贯穿该绝热层。
11.如权利要求1所述的半导体元件，其特征在于，该可挠式基板为有机材料，且可耐受的温度小于500℃。
12.如权利要求1所述的半导体元件，其特征在于，还包括图案化蚀刻终止层，其中该图案化蚀刻终止层位于该阻隔层上，且该绝热层覆盖该图案化蚀刻终止层，该至少一沟渠暴露出该图案化蚀刻终止层，且该图案化蚀刻终止层与该元件层的栅极不重叠设置。
13.如权利要求1所述的半导体元件，其特征在于，还包括图案化蚀刻终止层，其中该图案化蚀刻终止层位于该阻隔层上，且该绝热层覆盖该图案化蚀刻终止层，该至少一沟渠暴露出该图案化蚀刻终止层，且该图案化蚀刻终止层与该元件层的多晶硅层不重叠设置。
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