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CN106849939B - Cmos鉴相器 - Google Patents

Cmos鉴相器 Download PDF

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CN106849939B CN201710059422.XA CN201710059422A CN106849939B CN 106849939 B CN106849939 B CN 106849939B CN 201710059422 A CN201710059422 A CN 201710059422A CN 106849939 B CN106849939 B CN 106849939B
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Abstract

本发明公开了一种CMOS鉴相器。本发明的CMOS鉴相器包括第一触发器、第二触发器及异或门，一周期信号输入所述第一触发器的时钟控制端，所述第一触发器的输出端Q与所述异或门的一输入端连接，另一周期信号输入所述第二触发器的时钟控制端，所述第二触发器的输出端
Figure DDA0001218178000000011
与所述异或门的另一输入端连接；且所述第一触发器的输入端与所述异或门的另一输入端连接，所述第二触发器的输入端与所述异或门的一输入端连接，所述异或门的输出端输出电压信号；且两所述周期信号为具有相同频率并具有设定相位差的数字电压信号。本发明的CMOS鉴相器提高了鉴相范围，且具有更优良的鉴相精度。

Description

CMOS鉴相器
技术领域
本发明涉及集成电路领域，更具体地涉及一种CMOS鉴相器。
背景技术
通常情况下，鉴相器是指一类具有两个输入端、一个输出端的电路，其输出端电压的平均值|Vo|与两个输入端信号的相位之差
Figure BDA0001218177980000012
成线性比例关系，即
Figure BDA0001218177980000013
(G为一固定常量)，如图1所示。鉴相器由于具有可以将较难处理的相位差信号转化为较易处理的电压信号的特性，作为子电路模块，被广泛地应用于锁相环电路、时钟数据恢复电路等需要处理信号相位信息的电路中。
而CMOS异或门是一种常用的鉴相器电路，也叫CMOS鉴相器。其结构图如图2所示，其输入输出的时序波形图如图3所示。在该鉴相器电路中，假设异或门的两输入Va,Vb为频率相同并具有一固定相位差
Figure BDA0001218177980000014
(相位差的范围介于0～π之间)的周期信号(设周期为T)，根据异或门的输入输出特性，其输出电压Vo在每个周期T内会存在两个脉宽为
Figure BDA0001218177980000015
的脉冲，其电压的平均值|Vo|满足
Figure BDA0001218177980000011
上式中Vamp表示输出电压Vo的幅度。根据上述公式可知CMOS鉴相器的线性增益大小为
Figure BDA0001218177980000021
线性增益输入范围为0～π。
但是，上述现有技术的CMOS鉴相器的线性增益范围为0～π，且通常情况下，输入信号的相位差的变化范围为0～2π。因此当输入信号的相位差从0到2π连续变化的时候，该鉴相器的输出电压平均值不与输入信号的相位差呈线性比例关系，从而无法得到正确的鉴相结果。而为了使该鉴相器正常工作，输入信号的相位差必须满足在0～π之间的条件，这样就严重限制了CMOS鉴相器的应用范围。
因此，有必要提供一种可以扩宽输入信号相位差的改进的CMOS鉴相器来克服上述缺陷。
发明内容
本发明的目的是提供一种CMOS鉴相器，本发明的CMOS鉴相器提高了鉴相范围，且具有更优良的鉴相精度。
为实现上述目的，本发明提供一种CMOS鉴相器。本发明的CMOS鉴相器包括第一触发器、第二触发器及异或门，一周期信号输入所述第一触发器的时钟控制端，所述第一触发器的输出端Q与所述异或门的一输入端连接，另一周期信号输入所述第二触发器的时钟控制端，所述第二触发器的输出端
Figure BDA0001218177980000022
与所述异或门的另一输入端连接；且所述第一触发器的输入端与所述异或门的另一输入端连接，所述第二触发器的输入端与所述异或门的一输入端连接，所述异或门的输出端输出电压信号；且两所述周期信号为具有相同频率并具有设定相位差的数字电压信号。
较佳地，所述的CMOS鉴相器，还包括一延时平衡电路，所述延时平衡电路具有两个输出端、两个输入端及一控制端；所述第一触发器的输出端Q与所述延时平衡电路的一输入端连接，所述第二触发器的输出端
Figure BDA0001218177980000031
与所述延时平衡电路的另一输入端连接；所述延时平衡电路的一输出端与所述异或门的一输入端连接，所述延时平衡电路的另一输出端与所述异或门的另一输入端连接；一外部控制电压输入所述控制端，以控制所述延时平衡电路两输出端输出信号的延时时间。
较佳地，所述延时平衡电路包括具有相同结构特征的第一延时电路与第二延时电路；所述第一延时电路调整控制所述第一触发器输出端输出信号的延时时间；所述第二延时电路调整控制所述第二触发器输出端输出信号的延时时间。
较佳地，所述第一延时电路包括第一场效应管、第二场效应管及第一缓冲器，外部控制电压输入所述第一场效应管与第二场效应管的栅极，所述第一场效应管与第二场效应管源极与电源电压连接，所述第一场效应管的漏极与所述第一缓冲器的一控制端连接，所述第二场效应管的漏极与所述第一缓冲器的另一控制端连接；所述第一触发器的输出信号输入至所述缓冲器的输入端，所述第一缓冲器的输出端输出延迟后的输出信号。
较佳地，所述第一缓冲器包括第三场效应管、第四场效应管、第五场效应管及第六场效应管；所述第一场效应管的漏极与第三场效应管的源极连接，所述第二场效应管的漏极与第五场效应管的源极连接；所述第一触发器的输出信号输入至所述第三场效应管与第四场效应管的栅极，所述第三场效应管的漏极、第四场效应管的漏极、第五场效应管的栅极及第六场效应管的栅极共同连接，所述第四场效应管与第六场效应管的源极接地，所述第五场效应管的漏极与第六场效应管的漏极连接，并形成所述第一缓冲器的输出端。
较佳地，所述第一场效应管与第二场效应管均为P型场效应管。
与现有技术相比，本发明的CMOS鉴相器由于加入两个触发器克服了异或门鉴相器的鉴相范围只有0～π的缺点，将鉴相范围提高到0～2π，具有更广泛的应用范围；另外，由于还包括延时平衡电路，弥补了触发器内部信号的传输延时不一致所导致的鉴相精度的损失，因此使得本发明的CMOS鉴相器具有更优良的鉴相精度。
通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。
附图说明
图1为现有一般鉴相器的输入信号的相位差与输出信号的线性关系图。
图2为现有技术CMOS鉴相器的结构图。
图3为图2所示现有技术CMOS鉴相器的输入输出波形图。
图4为本发明CMOS鉴相器的结构图。
图5为图4所示延迟平衡电路的结构图。
图6a-6c为本发明CMOS鉴相器不同相位差时的输入输出波形图。
具体实施方式
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种CMOS鉴相器，本发明的CMOS鉴相器提高了鉴相范围，且具有更优良的鉴相精度。
请参考图4，图4为本发明CMOS鉴相器的结构图。如图所示，所述CMOS鉴相器包括第一触发器D1、第二触发器D2及异或门xor。周期信号Va输入所述第一触发器D1的时钟控制端，以控制所述第一触发器D1输出信号的Vd1的时序；所述第一触发器D1的输出端Q与所述异或门xor的一输入端连接，其另一输出端
Figure BDA0001218177980000051
悬空，众所周知地，触发器的一个输出端的输出信号为另一个输出端输出信号的取反，在此不再细述；一周期信号Vb输入所述第二触发器D2的时钟控制端，以控制所述第二触发器D2输出信号的Vd2的时序；所述第二触发器D2的输出端
Figure BDA0001218177980000052
与所述异或门xor的另一输入端连接；且所述第一触发器D1的输入端与所述异或门xor的另一输入端连接，所述第二触发器D2的输入端与所述异或门xor的一输入端连接(如图4所示)，所述异或门xor的输出端输出电压信号Vo。其中，两所述周期信号Va、Vb为具有相同频率并具有设定相位差的数字电压信号。在本发明中，因为D触发器存在传输延时，并且信号从输入端传输到输出端Q或
Figure BDA0001218177980000053
具有不同的延时，而延时的不同会影响鉴相器鉴相结果的精确程度，因此在本发明的优选实施例中，所述CMOS鉴相器还包括一延时平衡电路DEL；如图4所示，所述延时平衡电路DEL具有两个输出端Vo1与Vo2、两个输入端Vi1与Vi2、一控制端Ctl，所述延时平衡电路DEL连接于两个所述触发器与异或门xor之间。具体地，所述第一触发器D1的输出端Q与所述延时平衡电路DEL的一输入端Vi1连接，所述第二触发器D2的输出端
Figure BDA0001218177980000061
与所述延时平衡电路DEL的另一输入端Vi2连接；所述延时平衡电路DEL的一输出端Vo1与所述异或门xor的一输入端连接，所述延时平衡电路的另一输出端Vo2与所述异或门xor的另一输入端连接；一外部控制电压Vct输入所述延时平衡电路DEL的控制端Ctl，以调节控制所述延时平衡电路DEL输出信号Vx1、Vx2的延时时间。从而通过所述延时平衡电路DEL调节控制其输出信号Vx1、Vx2的延时时间，可弥补D触发器(第一触发器、第二触发器)因内部信号的传输延时不一致所导致的鉴相精度的损失，因此使得本发明的CMOS鉴相器具有更优良的鉴相精度。
具体地，请再结合参考图5，图5为图4所示延迟平衡电路的结构图。如图所示，所述延时平衡电路DEL包括具有相同结构特征的第一延时电路与第二延时电路。其中，所述第一延时电路包括第一场效应管M1、第二场效应管M2及第一缓冲器；外部控制电压Vct输入所述第一场效应管M1与第二场效应管M2的栅极，所述第一场效应管M2与第二场效应管M2源极与电源电压连接，所述第一场效应管M1的漏极与所述第一缓冲器的一控制端连接，所述第二场效应管M2的漏极与所述第一缓冲器的另一控制端连接；所述第一触发器D1的输出信号Vd1输入至所述第一缓冲器的输入端，所述第一缓冲器的输出端(也即所述延时平衡电路DEL的一输出端Vo1)输出延迟后的输出信号Vx1。另外，优选地，所述第一场效应管M1与第二场效应管M2均为P型场效应管；第一场效应管M1与第二场效应管M2控制第一缓冲器的供电电流大小，而由于第一场效应管M1与第二场效应管M2为P型场效应管，当外部控制电压Vct增大时，第一场效应管M1与第二场效应管M2的导通电阻就越大，第一缓冲器的供电电流就越小，输入所述延时平衡电路DEL的信号Vd1从输入端Vi1到输出端Vo1的传输延迟就越大；从而所述第一延时电路DEL可调节控制所述第一触发器D1输出信号Vd1的延时时间，也即调节控制输入所述异或门xor的输入端信号Vx1的延时时间。更进一步地，所述第一缓冲器包括第三场效应管M3、第四场效应管M4、第五场效应管M5及第六场效应管M6(如图5所示)；所述第一场效应管M1的漏极与第三场效应管M3的源极连接，所述第二场效应管M3的漏极与第五场效应管M5的源极连接，且所述第三场效应管M3的源极与第五场效应管M5的源极分别形成所述第一缓冲器的一控制端；所述第一触发器D1的输出信号Vd1输入至所述第三场效应管M3与第四场效应管M4的栅极，且所述第三场效应管M3与第四场效应管M4的栅极形成所述第一缓冲器的输入端，也即所述延时平衡电路DEL的一输入端Vi1；所述第三场效应管M3的漏极、第四场效应管M4的漏极、第五场效应管M5的栅极及第六场效应管M6的栅极共同连接，所述第四场效应管M4与第六场效应管M6的源极接地，所述第五场效应管M5的漏极与第六场效应管M6的漏极连接，并形成所述第一缓冲器的输出端，也即为所述延时平衡电路DEL的一输出端Vo1。
另外，所述第一延时电路与第二延时电路具有完全相同的结构特征，不同仅在于，所述第二延时电路调整控制所述第二触发器D2输出信号Vd2的延时时间；具体地，第七场效应管M7与第八场效应管M8控制由第九场效应管M9、第十场效应管M10、第十一场效应管M11及第十二场效应管M12形成的第二缓冲器的供电电流大小,且第七场效应管M7与第八场效应管M8为N型场效应管，具体如图5所示，在此不再赘述。
下面请再结合参考图6a-6c描述本发明CMOS鉴相器的工作原理。
在本发明的CMOS鉴相器中,第三场效应管M3、第四场效应管M4、第五场效应管M5及第六场效应管M6构成第一缓冲器，第九场效应管M9、第十场效应管M10、第十一场效应管M11及第十二场效应管M12构成第二缓冲；使得第一缓冲器的输出端Vo1的逻辑状态等于第一缓冲器的输入端Vi1的逻辑状态，同时，第二缓冲器的输出端Vo2的逻辑状态等于第二缓冲器的输入端Vi2的逻辑状态,也即所述延时平衡电路DEL的输入端与输出端的逻辑状态相等。如上所述，第一场效应管M1与第二场效应管M2控制第一缓冲器的供电电流大小，当外部控制电压Vct增大时，第一缓冲器的供电电流就越小，输入所述延时平衡电路DEL的信号Vd1从输入端Vi1到输出端Vo1的传输延迟就越大；而，第七场效应管M7与第八场效应管M8控制第二缓冲器的供电电流大小，当外部控制电压Vct增大时，第一缓冲器的供电电流就越大，输入所述延时平衡电路DEL的信号Vd2从输入端Vi2到输出端Vo2的传输延迟就越小。因此，当信号Vx1与信号Vd2之间的延时大于从信号Vx2与Vd1之间的延时时，可以适当增大Vct，使得输入端Vi2到输出端Vo2的延时小于输入端Vi1到输出端Vo1的延时，从而使得最终信号Vx1与Vx2达到异或门xor输入端时的延时相等。
由上述可知，从逻辑状态来看，Vx1＝Vd1,Vx2＝Vd2，因此当周期信号Va的上升沿来临时，如果Vx1＝Vx2,异或门xor输出低电平。当周期信号Vb的上升沿来临时，如果
Figure BDA00012181779800000915
异或门xor输出高电平，因此可以得出，当周期信号Va与Vb的相位差变化范围为0～2π时，异或门xor输出低电平的脉宽等于周期信号Va超前于周期信号Vb的相位大小。具体地，输入的周期信号Va,Vb与输出信号Vo的时序波形图如图6a-6c所示；其中，图6a为
Figure BDA0001218177980000093
的波形图,图6b为
Figure BDA0001218177980000097
的波形图，图6c为
Figure BDA0001218177980000094
的波形图，
Figure BDA00012181779800000913
为周期信号Va的相位值，
Figure BDA00012181779800000914
为周期信号Vb的相位值。
从图6a-6c所示波形图可以看出输出信号Vo的占空比随着周期信号Va和Vb的相位差在0～2π的区间上连续变化，即输出信号Vo的平均值|Vo|随着0～2π的区间上连续变化。设周期信号Va和Vb的周期为T,那么在每个周期T内，输出信号Vo的低电平脉冲时间宽度W与周期信号Va,Vb的相位差
Figure BDA00012181779800000910
Figure BDA00012181779800000911
满足以下关系：
Figure BDA00012181779800000912
将输出信号Vo的电压摆幅设为Vamp，那么当周期信号Va,Vb的相位差在0～2π之间时，输出信号Vo的平均输出电压满足以下关系：
Figure BDA0001218177980000091
因此，综上所述，本发明的CMOS鉴相器克服了异或门鉴相器的鉴相范围只有0～π的缺点，将鉴相范围提高到0～2π，从而具有更广的应用范围。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。

Claims (6)

1.一种CMOS鉴相器，其特征在于，包括第一触发器、第二触发器及异或门，一周期信号输入所述第一触发器的时钟控制端，所述第一触发器的输出端Q与所述异或门的一输入端连接，另一周期信号输入所述第二触发器的时钟控制端，所述第二触发器的输出端
Figure FDA0002316232090000011
与所述异或门的另一输入端连接；且所述第一触发器的输入端与所述异或门的另一输入端连接，所述第二触发器的输入端与所述异或门的一输入端连接，所述异或门的输出端输出电压信号；且两所述周期信号为具有相同频率并具有设定相位差的数字电压信号。
2.如权利要求1所述的CMOS鉴相器，其特征在于，还包括一延时平衡电路，所述延时平衡电路具有两个输出端、两个输入端及一控制端；所述第一触发器的输出端Q与所述延时平衡电路的一输入端连接，所述第二触发器的输出端
Figure FDA0002316232090000012
与所述延时平衡电路的另一输入端连接；所述延时平衡电路的一输出端与所述异或门的一输入端连接，所述延时平衡电路的另一输出端与所述异或门的另一输入端连接；一外部控制电压输入所述控制端，以控制所述延时平衡电路两输出端输出信号的延时时间。
3.如权利要求2所述的CMOS鉴相器，其特征在于，所述延时平衡电路包括具有相同结构特征的第一延时电路与第二延时电路；所述第一延时电路调整控制所述第一触发器输出端输出信号的延时时间；所述第二延时电路调整控制所述第二触发器输出端输出信号的延时时间。
4.如权利要求3所述的CMOS鉴相器，其特征在于，所述第一延时电路包括第一场效应管、第二场效应管及第一缓冲器，外部控制电压输入所述第一场效应管与第二场效应管的栅极，所述第一场效应管与第二场效应管源极与电源电压连接，所述第一场效应管的漏极与所述第一缓冲器的一控制端连接，所述第二场效应管的漏极与所述第一缓冲器的另一控制端连接；所述第一触发器的输出信号输入至所述缓冲器的输入端，所述第一缓冲器的输出端输出延迟后的输出信号。
5.如权利要求4所述的CMOS鉴相器，其特征在于，所述第一缓冲器包括第三场效应管、第四场效应管、第五场效应管及第六场效应管；所述第一场效应管的漏极与第三场效应管的源极连接，所述第二场效应管的漏极与第五场效应管的源极连接；所述第一触发器的输出信号输入至所述第三场效应管与第四场效应管的栅极，所述第三场效应管的漏极、第四场效应管的漏极、第五场效应管的栅极及第六场效应管的栅极共同连接，所述第四场效应管与第六场效应管的源极接地，所述第五场效应管的漏极与第六场效应管的漏极连接，并形成所述第一缓冲器的输出端。
6.如权利要求4所述的CMOS鉴相器，其特征在于，所述第一场效应管与第二场效应管均为P型场效应管。
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