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CN106847805B - 具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件 - Google Patents

具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件 Download PDF

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Abstract

描述了具有纳米线或半导体主体的共衬底半导体器件和用于形成这种共衬底器件的方法，其中所述纳米线或半导体主体具有不同材料取向或组成。例如，半导体结构包括具有设置于结晶衬底之上的第一纳米线或半导体主体的第一半导体器件。所述第一纳米线或半导体主体由具有第一全局晶体取向的半导体材料组成。所述半导体结构还包括具有设置于所述结晶衬底之上的第二纳米线或半导体主体的第二半导体器件。所述第二纳米线或半导体主体由具有不同于所述第一全局取向的第二全局晶体取向的半导体材料组成。所述第二纳米线或半导体主体通过设置于所述第二纳米线或半导体主体与所述结晶衬底之间的隔离基座与所述结晶衬底隔离。

Description

具有包含不同材料取向或组成的纳米线或半导体主体的共衬 底半导体器件
本申请为分案申请，其原申请是2014年6月20日进入中国国家阶段、国际申请日为2011年12月23日的国际专利申请PCT/US2011/067242，该原申请的中国国家申请号是201180075728.5，发明名称为“具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件”。
技术领域
本发明的实施例是在半导体器件并且尤其是具有纳米线或半导体主体的共衬底半导体器件、以及形成这种共衬底器件的方法的领域中，所述纳米线或半导体主体具有不同材料取向或组成。
背景技术
在过去几十年中，集成电路中的特征的缩放已经成为不断壮大的半导体产业背后的驱动力。缩放到越来越小的特征使能在半导体芯片的有限的不动产上增大的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。
随着微电子器件尺寸缩放超过15纳米(nm)节点，保持迁移率的改善和短沟道控制带来了在器件制造中的挑战。用于制造器件的纳米线提供改进的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中x<0.5)提供在相当大的Eg处的迁移率增强，所述Eg适用于许多使用较高电压操作的常规产品。此外，硅锗(SixGe1-x)纳米线沟道(其中x>0.5)提供在较低的Eg(适合于例如移动/手持领域内的低电压产品)处增强的迁移率。已经尝试了许多不同的技术来制造并最优化基于纳米线的器件。然而，在纳米线器件方面仍然需要显著的改进。
在集成电路器件的制造中，多栅极晶体管(例如三栅极晶体管)已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于体硅衬底的较低成本并且因为它们使能较不复杂的三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于三栅极晶体管的改进的短沟道特性，绝缘体上硅衬底是优选的。
在体硅衬底上，用于三栅极晶体管的制造工艺在将金属栅极电极的底部与晶体管主体(即，“鳍状物”)的底部处的源极和漏极延长尖端对齐时通常遇到问题。当在体衬底上形成三栅极晶体管时，为了最优的栅极控制并减少短沟道效应而需要适当的调整。例如，如果源极和漏极延长尖端比金属栅极电极深，则可能发生击穿现象。或者，如果金属栅极电极比源极和漏极延长尖端深，则结果可能是不期望的栅极电容寄生效应。已经尝试了许多不同的技术来制造并最优化三维器件。然而，在三维半导体器件方面仍然需要显著的改进。
发明内容
本发明的实施例包括一种具有纳米线或半导体主体的共衬底半导体器件和用于形成这种共衬底器件的方法，其中所述纳米线或半导体主体具有不同材料取向或组成。
在实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一纳米线。第一纳米线由具有第一全局晶体取向的半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二纳米线。第二纳米线由具有第二全局晶体取向的半导体材料组成，第二全局晶体取向不同于第一全局取向。第二纳米线通过设置于第二纳米线与结晶衬底之间的隔离基座与结晶衬底隔离。
在另一个实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一纳米线。第一纳米线由第一半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二纳米线。第二纳米线由不同于第一半导体材料的第二半导体材料组成。第二纳米线通过设置于第二纳米线与结晶衬底之间的隔离基座与结晶衬底隔离。
在另一个实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一半导体主体。第一半导体主体由具有第一全局晶体取向的半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二半导体主体。第二半导体主体由具有第二全局晶体取向的半导体材料组成，第二全局晶体取向不同于第一全局取向。第二半导体主体通过设置于第二半导体主体与结晶衬底之间的隔离基座与结晶衬底隔离。
在另一个实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一半导体主体。第一半导体主体由第一半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二半导体主体。第二半导体主体由不同于第一半导体材料的第二半导体材料组成。第二半导体主体通过设置于第二半导体主体与结晶衬底之间的隔离基座与结晶衬底隔离。
附图说明
图1A示出了根据本发明的实施例的基于纳米线的半导体器件的三维截面视图。
图1B根据本发明的实施例，示出了图1A的基于纳米线的半导体器件的如沿着a-a’轴截取的截面视图。
图1B’根据本发明的另一个实施例，示出了图1A的另一个基于纳米线的半导体器件的如沿着a-a’轴截取的截面视图。
图2A-2J根据本发明的实施例，示出了表示制造纳米线半导体结构的方法中的各种操作的截面视图。
图3A-3K根据本发明的另一个实施例，示出了表示制造另一个纳米线半导体结构的方法中的各种操作的截面视图。
图4A根据本发明的实施例，示出了基于半导体主体的半导体器件的三维截面视图。
图4B根据本发明的实施例，示出了图4A的基于半导体主体的半导体器件的如沿着a-a’轴截取的截面视图。
图4B’根据本发明的另一个实施例，示出了图4A的另一个基于半导体主体的半导体器件的如沿着a-a’轴截取的截面视图。
图5A-5I根据本发明的实施例，示出了表示制造基于半导体主体的半导体结构的方法中的各种操作的截面视图。
图6A-6I根据本发明的另一个实施例，示出了表示制造另一个基于半导体主体的半导体结构的方法中的各种操作的截面视图。
图7根据本发明的实施例，示出了用于形成具有结晶衬底和一个或多个单独的结晶有源层的晶片的示例性工艺流程。
图8示出了根据本发明的一种实施方式的计算设备。
具体实施方式
描述了一种具有纳米线或半导体主体的共衬底半导体器件和用于形成这种共衬底器件的方法，其中所述纳米线或半导体主体具有不同材料取向或组成。在下文的描述中，为提供对本发明的实施例的深入理解而阐释了大量的具体细节，例如具体的纳米线或半导体主体的集成和材料体制。对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非必要地使本发明的实施例难以理解，没有详细描述公知的特征，例如集成电路设计布局。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且不必按比例绘制。
本文中所描述的一个或多个实施例是针对在同一块产品晶片上具有不同有源区(也描述为不同衬底)的晶体管制造。例如，在一个实施例中，鳍片下氧化(UFO)工艺用于在同一块晶片上的不同衬底上集成鳍片或线。本文中所描述的工艺流程可适用于三栅极晶体管或鳍式FET晶体管(例如，用于14纳米节点及超过14纳米节点)。实施例可以包括处理具有通过掩氧(BOX)层隔开的不同衬底的绝缘体上硅(SOI)晶片。利用UFO方法，可以一个接一个地实现在不同衬底上的晶体管的集成。通过减小待机泄漏可以实现晶体管性能的改善，该待机泄漏对具有非常严格的待机功率要求的14纳米节点的片上系统(SOC)产品尤其关键。
现今的半导体加工通常要求p-MOS和n-MOS器件采用相同的起始材料和晶体取向来制造。相反地，根据本发明的实施例，可以在同一块晶片上使用不同沟道材料和/或器件的每个极性的取向的最适合的晶体管性质。此外，在具有埋氧层或隔离基座的鳍片上建立鳍式FET或三栅极器件可以用于将有源鳍片沟道与下层的衬底隔离开。因此，以下描述在同一块晶片上集成不同的衬底用于鳍状物和线的加工。例如，在一个实施例中，在同一块晶片上制造用于nMOS的一种类型的衬底(例如，(111)上的(100)硅或Ⅲ-Ⅴ)和用于pMOS的另一种类型的衬底(例如，(110)硅)。
因此，在第一方面，通过本文中描述的方法提供了在公共衬底上的具有纳米线晶体取向或材料组成调整的器件。在示例中，图1A示出了根据本发明的实施例的基于纳米线的半导体器件100和100’的三维截面视图。图1B示出了图1A的基于纳米线的半导体器件100的如沿着a-a’轴截取的截面视图。图1B’示出了图1A的基于纳米线的半导体器件100’的如沿着a-a’轴截取的截面视图。
参考图1A，半导体器件100或100’包括设置于结晶衬底102之上的一个或多个垂直堆叠的纳米线(104组)。本文中的实施例针对多线器件和单线器件。作为示例，示出了具有纳米线104A、104B和104C的基于三个纳米线的器件100(或100’)。为了描述方便，纳米线104A用作在描述聚焦于仅纳米线之一上时的示例。应该理解的是，在描述一个纳米线的属性的时候，基于多个纳米线的实施例可针对纳米线中的每一个具有相同的属性。
在实施例中，公共结晶衬底102具有设置于其上的器件，所述器件具有不同的全局晶体取向和/或材料组成。例如，半导体器件100和100’可以被包含在同一个衬底102上。在图1B和1B’中详尽阐述了所述器件。应该理解的是，本文中的实施例可以预想到器件之间的任何不同的全局晶体取向和/或材料组成。
参考图1B，包括来自图1A的器件100和100’的半导体结构包括具有多个纳米线(三个：104A、104B和104C)的第一半导体器件100，所述多个纳米线设置于衬底102之上，并且在第一垂直平面105中堆叠，具有最上方纳米线104C和最下方纳米线104A。参考图1B’，第二半导体器件100’具有一个或多个纳米线(三个：104A’、104B’和104C’)，其设置于衬底102之上并且在第二垂直平面105’中堆叠，具有最上方纳米线104C’和最下方纳米线104A’。在实施例中，如所描述的，第一和第二最上方纳米线104C和104C’分别设置于与第一和第二垂直平面105和105’正交的彼此相同的平面中。也就是说，纳米线104C和104C’在公共衬底102之上是等间隔的。
如图1A、1B和1B’所描述的，在实施例中，纳米线的每一个具有分立的沟道区106。沟道区106是分立的，因为其在没有任何诸如下层衬底材料或上层沟道制造材料的中间材料的情况下，完全被栅极电极堆叠体108(如下所述)包围。相应地，在具有多个纳米线104的实施例中，纳米线的沟道区106相对于彼此也是分立的，如图1B和1B’中所描绘的那样。在一个这种实施例中，纳米线中的每一个还包括一对分立的源极区110和漏极区112，如图1A中所示那样。也就是说，在没有任何诸如下层衬底材料或上层沟道制造材料的中间材料的情况下，源极区110/漏极区112完全被触点114(如下所述)包围。相应地，在具有多个纳米线104的这种实施例中，纳米线的源极区110/漏极区112相对于彼此也是分立的。然而，在替代的这种实施例中(未示出)，纳米线的堆叠体包括一对非分立的源极区和漏极区。
根据本发明的实施例，纳米线104A由具有第一全局晶体取向的半导体材料组成。同时，纳米线104A’由具有第二全局晶体取向的半导体材料组成，其中第二全局晶体取向不同于第一全局取向。在这两种情况下，分别沿着Z方向(例如，与垂直平面105和105’相同的方向)定义全局取向。根据本发明的另一个实施例，纳米线104A由第一半导体材料组成。同时，纳米线104A’由不同于第一半导体材料的第二半导体材料组成。根据本发明的另一个实施例，纳米线104A由第一半导体材料组成，并且具有第一全局晶体取向。同时，纳米线104A’由不同于第一半导体材料的第二半导体材料组成，并且具有不同于第一全局取向的第二全局晶体取向。
在实施例中，半导体器件100’的纳米线104’通过设置于纳米线与结晶衬底之间的隔离基座130’与结晶衬底102隔离，如图1B’中所描述的那样。在实施例中，半导体器件100的纳米线104A通过设置于纳米线104A与结晶衬底102之间的掩埋介电层130与结晶衬底102隔离，如图1B中所描述的那样。在实施例中，掩埋介电层130的组成基本上与隔离基座130’的组成相同，例如，二者均由二氧化硅组成。然而，在另一个实施例中，掩埋介电层130的组成与隔离基座130’的组成不同，例如，隔离基座130’由二氧化硅组成，而掩埋氧化层130由氮化硅或氮氧化硅组成。如图1B’中所示，可以包括另外的隔离部分131，并且另外的隔离部分131可以由介电材料(例如，但不限于氮化硅、二氧化硅或氮氧化硅)组成。
中间介电部分130、130’或131可以是用于在公共衬底上提供器件100和100’的制造工艺的人工制品。应该理解的是，尽管在部分制造期间可能存在，但是可以在半导体器件完成之前移除中间介电部分130、130’或131中的任意。下面更详细地描述这种中间介电部分130、130’或131的形成。
在实施例中，术语“隔离基座”用于表达在给定时间形成的分立的隔离结构，例如，仅在沟道区下形成的分立结构，或仅在一对源极区和漏极区下形成的一对分立结构，或在沟道区下以及一对源极区和漏极区下形成的分立结构。在另一个实施例中，术语“隔离基座”用于表达在不同时间形成的隔离结构的组合，例如在沟道区下形成的隔离结构与在不同时间在一对源极区和漏极区下形成的一对分立结构的组合。
在实施例中，结晶衬底102具有与第二全局取向相同的全局取向，例如，与图1B’的纳米线104A’的全局取向相同的曲面取向。在一个这种实施例中，结晶衬底102和纳米线104A’的半导体材料均由具有(100)全局取向的Ⅳ族材料组成，而器件100的纳米线104A的半导体材料由具有(110)全局取向的Ⅳ族材料组成。Ⅳ族材料可以包括硅、硅锗或锗。在另一个实施例中，纳米线104A’的半导体材料是Ⅳ族材料，并且纳米线104A的半导体材料是Ⅳ族材料或Ⅲ-Ⅴ族材料。
在实施例中(未示出)，包含器件100和100’的半导体结构还包括第三半导体器件，第三半导体器件具有设置于结晶衬底102之上的第三纳米线。第三纳米线由具有第三全局晶体取向的半导体材料组成，其中第三全局晶体取向不同于第一和第二全局取向。第三纳米线通过设置于第三纳米线与结晶衬底102之间的第二隔离基座与结晶衬底102隔离。
在另一个实施例中(未示出)，包含器件100和100’的半导体结构还包括第三半导体器件，第三半导体器件具有设置于结晶衬底102之上的第三纳米线。第三纳米线由不同于第一和第二半导体材料的第三半导体材料组成。第三纳米线通过设置于第三纳米线与结晶衬底102之间的第二隔离基座与结晶衬底102隔离。以下描述更普遍的实施例。
衬底102可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底102包括下方的体衬底，较低的体衬底由单晶体材料组成，该单晶体材料可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ化合物半导体材料。上方的绝缘体层设置于下方的体衬底上，上方绝缘层可由包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。因此，可以由起始半导体上绝缘体的衬底制造结构100，或该结构100可以形成为具有在制造纳米线期间的这种绝缘体层，如下文更详细地描述的那样。
替代地，结构100至少在部分上是直接由体衬底形成的，并且将局部氧化用于在上述的上方绝缘体层处形成电绝缘部分。在另一个替代的实施例中，结构100直接由体衬底形成，并且将掺杂用于在其上形成电隔离有源区，例如纳米线。在一个这种实施例中，第一纳米线(即，接近衬底)是omega-FET型结构的形式。
在实施例中，纳米线104可以被按规定尺寸制作为线或带，并且可以具有方形的或圆化的拐角。在实施例中，纳米线104由例如但不限于硅、锗或二者的组合的材料组成。在一个这种实施例中，纳米线是单晶。例如，对于硅纳米线104，单晶纳米线可以基于(100)全局取向，例如，具有z方向中的<100>平面。在实施例中，从截面视角看，纳米线104的尺寸在纳米级上。例如，在特定实施例中，纳米线104的最小尺寸小于大约20nm。在实施例中，纳米线104，尤其在沟道区106中，由应变(strained)材料组成。图1B和1B’中，沟道区106的每一个的宽度和高度被示为大致相同，然而，它们不必相同。例如，在另一个实施例(未示出)中，纳米线104的宽度基本上大于高度。在特定实施例中，宽度比高度近似大2-10倍。可以将具有这种几何形状的纳米线称为纳米带。在替代的实施例(也未示出)中，纳米带是垂直取向的。也就是说，纳米线104的每一个具有宽度和高度，所述宽度基本上小于所述高度。
参考图1A、1B和1B’，在实施例中，半导体器件100或100’还包括相应的栅极电极堆叠体108或108’，栅极电极堆叠体108或108’包围器件的多个纳米线中的每一个的一部分。在一个这种实施例中，每一个栅极电极堆叠体108或108’包括栅极介电层和栅极电极层(未示出)。在实施例中，栅极电极堆叠体108或108’的栅极电极由金属栅极组成，并且栅极介电层由高K材料组成。例如，在一个实施例中，栅极介电层由例如但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钽钪氧化物、铌酸铅锌盐、或它们的组合的材料组成。此外，栅极介电层的一部分可以包括原生氧化物的层，原生氧化物的层由纳米线104的顶部几层形成。在实施例中，栅极介电层由顶部高K部分和由半导体材料的氧化物组成的下部组成。在一个实施例中，栅极介电层由氧化铪的顶部和二氧化硅或氮氧化硅的底部组成。
在一个实施例中，栅极电极由金属层组成，该金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在特定实施例中，栅极电极由在金属功函数设定层上方形成的非功函数设定填充材料组成。
再次参考图1A，在实施例中，半导体器件100或100’还包括第一和第二触点114，第一和第二触点114分别包围多个纳米线104的每一个的一部分。在实施例中，由金属种类制造触点114。金属种类可以是纯金属，例如镍或钴，或可以是合金，例如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。
在实施例中，半导体器件100或100’还包括分别设置于栅极电极堆叠体108与第一和第二触点114之间的第一和第二间隔体116，如图1A所描绘的那样。如上所述，至少在一些实施例中，使纳米线104的沟道区和源/漏极区是分立的。然而，不是纳米线104的所有的区都需要做成分立的，或甚至不能够被做成分立的。例如，纳米线104A-104C在间隔体116下方的位置处可以不是分立的。在一个实施例中，在纳米线104A-104C的堆叠体之间具有中间半导体材料，例如介于硅纳米线之间的硅锗，或反之亦然。因此，在实施例中，多个垂直堆叠的纳米线在一个或两个间隔体之下的一部分是非分立的。在实施例中，间隔体116由绝缘的介电材料组成，该绝缘的介电材料例如但不限于二氧化硅、氮氧化硅或氮化硅。
尽管上述的器件100或100’是用于单个器件，例如，NMOS或PMOS器件，但是还可以形成CMOS架构以包括设置于同一块衬底上或之上的NMOS和PMOS的基于纳米线的沟道器件。在实施例中，参考图1B和1B’，第一和第二垂直平面105和105’分别与彼此平行。
作为在公共衬底上形成诸如器件100和100’的器件的方法的示例，图2A-2J根据本发明的实施例，示出了表示制造纳米线半导体结构的方法中的各种操作的截面视图。
参考图2A，工艺以两个有源层(可以被称为两个衬底)开始，即由介电层204隔离开的结晶衬底202和结晶有源层206。在实施例中，衬底202是(100)硅衬底，结晶有源层是(110)硅层(例如大约10纳米厚度)，并且介电层204是薄二氧化硅(SiO2)埋氧层(BOX层)。应该理解的是，可以按需要使用可变的BOX和/或顶部硅层的厚度。此外，可以使用衬底中和顶部硅层中的不同类型的取向。衬底或层可以是应变的或非应变的。材料可以反而是硅锗(SiGe)、锗(Ge)或Ⅲ-Ⅴ或其它材料。衬底和层可以是掺杂的(例如，碳掺杂的硅、或P掺杂的硅、或B掺杂的硅)或可以是非掺杂的。
参考图2B，在图2A的结构的一侧上形成掩膜层208。然后对暴露的部分进行蚀刻，将其蚀刻到介电层204下面。然后例如通过沉积介电层并对其进行蚀刻来形成间隔体210，如图2C中所描绘的那样。参考图2D，在衬底202的暴露部分上执行种子层212(例如，硅种子层212)的外延生长。替代地，可以在(100)硅的顶部上形成硅锗和硅层，接着剥除掩膜层208。
参考图2E，去除了掩膜层208并且使间隔体210凹进。替代地，可以形成较厚的外延层并使其平滑化以暴露有源层206。替代地，可以在SiGe/Si侧壁上重新形成间隔体，并且然后通过掩蔽(100)侧，可以在(110)侧上形成SiGe/Si堆叠体，并且然后使SiGe/Si堆叠体平滑化或去掉掩膜层208。参考图2F，对由硅锗层214和硅层216组成的堆叠体进行外延生长，作为从衬底202的引晶(seeding)。硅锗层214和硅层216均具有(100)部分和(110)部分，(100)部分和(110)部分在各自的(100)和(110)边界处具有潜在的缺陷区。可以在随后鳍状物蚀刻期间蚀刻掉缺陷区。
参考图2G，通过利用与图2F有关的形成的掩膜层218进行蚀刻来形成鳍状物220和222。此外，在鳍状物220和222的侧壁上形成间隔体224。然后，向下进一步蚀刻鳍状物222以显露出衬底202，如图2H所描绘的那样。参考图2I，执行鳍状物下氧化(UFO)工艺以形成鳍状物222下方的隔离基座226。可以通过沉积和平滑化(例如，通过蚀刻)形成附加介电部分228，并且可以去除间隔体224和掩膜层218，如图2J所描绘的那样。
参考图2I，在实施例中，对沿着衬底202顶部的层212的暴露部分进行氧化以通过“鳍状物下氧化”(UFO)来形成隔离基座226。在实施例中，如果对相同的或相似的材料进行氧化，则可能要求间隔体的使用，并且如果在使用不相似的材料的情况下也甚至可以包含间隔体的使用。在实施例中，可以将氧化环境或相邻的氧化材料用于UFO。然而，在另一个实施例中，使用氧气注入。在一些实施例中，在UFO之前使材料的一部分凹进，这可以减少氧化期间的所谓的鸟喙(birds-beak)形成的程度。因此，可以通过首先凹进、或通过氧气注入、或二者的组合来直接执行氧化。
然后可以分别由第一鳍状物220和第二鳍状物222形成第一和第二半导体器件。在实施例中，形成第一半导体器件包括形成多个具有分立部分的纳米线，并且形成第二半导体器件包括形成一个或多个同样具有分立部分的纳米线。在不同的加工阶段通过在适当位置具有栅极预留位或通过使源极区和漏极区被约束，或二者，然后去除硅锗层，可以使线是分立的。在实施例中，由(110)硅鳍状物220形成PMOS器件，而由(100)硅鳍状物222形成NMOS器件。
作为在公共衬底上形成例如器件100和100’的器件的另一种方法的示例，图3A-3K根据本发明的另一个实施例，示出了表示制造另一个纳米线半导体结构的方法中的各种操作的截面视图。
参考图3A，工艺以三个有源层(可以被称为三个衬底)开始，即结晶衬底302、第一结晶有源层306和第二结晶有源层310，由介电层304或308分隔其中每一个。在实施例中，衬底302是(100)硅衬底，第一结晶有源层是(110)硅层(例如大约10纳米厚度)，第二结晶有源层是(111)硅层(例如大约10纳米厚度)，并且介电层304和308是薄二氧化硅(SiO2)埋氧层(BOX层)。应该理解的是，可以根据需要使用可变的BOX和/或顶部硅层的厚度。此外，可以使用衬底中和顶部硅层中的不同类型的取向。衬底和层可以是应变的或非应变的。材料可以相反是硅锗(SiGe)、锗(Ge)或Ⅲ-Ⅴ或其它材料。衬底和层可以是掺杂(例如，碳掺杂的硅、或P掺杂的硅、或B掺杂的硅)或可以是非掺杂的。
参考图3B，在图3A的结构的一侧上形成掩膜层312。然后对暴露的部分进行蚀刻，蚀刻到介电层308下面。然后例如通过沉积介电层并对其进行蚀刻来形成间隔体314。在第一结晶有源层206的暴露部分上执行种子层316(例如，硅种子层316)的外延生长，如图3C所描绘的那样。参考图3D，形成第二掩膜层318。然后对暴露的部分进行蚀刻，蚀刻到介电层304下。然后例如通过沉积介电层并对其进行蚀刻来形成间隔体320。在衬底302的暴露部分上执行种子层322(例如，硅种子层322)的外延生长，如图3E所描绘的那样。
参考图3F，去除掩膜层312和318，并且使间隔体320和314凹进。参考图3G，对由硅锗层324和硅层326组成的堆叠体进行外延生长，作为从衬底302的引晶。硅锗层324和硅层326均具有(100)部分、(110)部分和(111)部分，(100)部分、(110)部分和(111)部分在各自的(100)和(110)边界上以及在各自的(110)和(111)边界上具有潜在的缺陷区。可以在随后鳍状物蚀刻期间蚀刻掉缺陷区。
参考图3H，通过利用与图3G关联形成的掩膜层334进行蚀刻来形成鳍状物328、330和332。此外，在鳍状物328、330和332的侧壁上形成间隔体336。然后，进一步向下蚀刻鳍状物330和332，以显露层316和322的各自的部分，如图3I中所描绘的那样。参考图3J，执行鳍状物下氧化(UFO)工艺以形成鳍状物332下方的隔离基座338和鳍状物330下方的隔离基座340。可以通过沉积和平滑化(例如，通过蚀刻)形成附加介电部分342，并且可以去除间隔体336和掩膜层334，如图3K中所描绘的那样。然后可以分别由第一鳍状物328、第二鳍状物330和第三鳍状物332形成第一、第二和第三半导体器件。
在另一方面，本文中描述的方法提供在公共衬底上具有半导体主体晶体取向或材料组成调整的器件。例如，图4A示出了根据本发明的实施例的基于半导体主体的半导体器件的三维截面视图。图4B根据本发明的实施例，示出了图4A的基于半导体主体的半导体器件的如沿着a-a’轴截取的截面视图。图4B’根据本发明的另一个实施例，示出了图4A的另一个基于半导体主体的半导体器件的如沿着a-a’轴截取的截面视图。
参考图4A，半导体器件400或400’包括设置于结晶衬底402之上的半导体主体404或404’。本文中的实施例既针对多个线的器件也针对单个线的器件。在实施例中，公共结晶衬底402具有设置于其上的器件，所述器件具有不同全局晶体取向和/或材料组成。
例如，半导体器件400和400’可以包含在同一衬底402中。在图4B和4B’中详尽阐述所述器件。应该理解的是，本文中的实施例可以预想到器件之间的任何不同的全局晶体取向和/或材料组成。参考图4B，包含来自图4A的器件400和400’的半导体结构包括第一半导体器件400，第一半导体器件400具有设置于衬底402之上的半导体主体404。参考图4B’，第二半导体器件400’具有设置于衬底402之上的半导体主体404’。半导体主体404和404’分别包括源极和漏极部分406和406’，以及沟道部分。
根据本发明的实施例，半导体主体404由具有第一全局晶体取向的半导体材料组成。同时，半导体主体404’由具有第二全局晶体取向的半导体材料组成，其中第二全局晶体取向不同于第一全局取向。在这两种情况下，沿着Z方向限定全局取向，如图4A和4B’中所描绘的那样。根据本发明的另一个实施例，半导体主体404由第一半导体材料组成。同时半导体主体404’由不同于第一半导体材料的第二半导体材料组成。根据本发明的另一个实施例，纳米线半导体主体404由第一半导体材料组成，并且具有第一全局晶体取向。同时，半导体主体404’由不同于第一半导体材料的第二半导体材料组成，并且具有不同于第一全局取向的第二全局晶体取向。
在实施例中，半导体器件400’的半导体主体404’通过设置于半导体主体404’与结晶衬底402之间的隔离基座430’与结晶衬底402隔离，如图4B’中所描绘的那样。在实施例中，半导体器件400的半导体主体404通过设置于半导体主体404与结晶衬底402之间的掩埋介电层430与结晶衬底402隔离，如图4B中所描绘的那样。
在实施例中，掩埋介电层430的组成基本上与隔离基座430’的组成相同，例如，二者均由二氧化硅组成。然而，在另一个实施例中，掩埋介电层430的成分与隔离基座430’的成分不同，例如，隔离基座430’由二氧化硅组成，而埋氧层430由氮化硅或氮氧化硅组成。可以包含图4B’中示出的其它隔离部分431，该其它隔离部分431可以由介电材料组成，所述介电材料例如但不限于氮化硅、二氧化硅或氮氧化硅。
中间介电部分430、430’或431可以是用于在公共衬底上提供器件400和400’的制造工艺的人工制品。应该理解的是，尽管在部分制造期间可能存在，任何中间介电部分430、430’或431可以在半导体器件完成之前被去掉。在下面更详细地描述这种中间介电部分430、430’或431的形成。
在实施例中，术语“隔离基座”用于表达在给定时间形成的分立的隔离结构，例如，仅在沟道区之下形成的分立结构，或仅在一对源极区和漏极区之下形成的一对分立结构，或在沟道区之下以及一对源极区和漏极区之下形成的分立结构。在另一个实施例中，术语“隔离基座”用于表达在不同时间形成的隔离结构的组合，例如，在沟道区之下形成的分立结构与在不同时间在一对源极区和漏极区之下形成的一对分立结构的组合。
在实施例中，结晶衬底402具有与第二全局取向相同的全局取向，例如，与图4B’的半导体主体404’的全局取向相同的全局取向。在一个这种实施例中，结晶衬底402和半导体主体404’的半导体材料由具有(100)全局取向的Ⅳ族材料组成，而器件400的半导体主体404的半导体材料由具有(110)全局取向的Ⅳ族材料组成。Ⅳ族材料可以包括硅、硅锗、或锗。在另一个实施例中，半导体主体404’的半导体材料是Ⅳ族材料，并且半导体主体404的半导体材料是Ⅳ族材料或Ⅲ-Ⅴ族材料。
在实施例(未示出)中，包含器件400和400’的半导体结构还包括第三半导体器件，其具有设置于结晶衬底402之上的第三半导体主体。第三半导体主体由具有第三全局晶体取向的半导体材料组成，所述第三全局晶体取向不同于第一和第二全局取向。第三半导体主体通过设置于第三半导体主体与结晶衬底402之间的第二隔离基座与结晶衬底402隔离。
在另一个实施例(未示出)中，包含器件400和400’的半导体结构还包括第三半导体器件，第三半导体器件具有设置于结晶衬底402之上的第三半导体主体。第三半导体主体由不同于第一和第二半导体材料的第三半导体材料组成。第三半导体主体通过设置于第三半导体主体与结晶衬底402之间的第二隔离基座与结晶衬底402隔离。以下描述更普遍的实施例。
衬底402和半导体主体404或404’(如果最初由衬底402形成)可以由能够承受制造工艺并且电荷能够在其中迁移的半导体材料组成。在实施例中，衬底402由掺杂有电荷载流子的结晶硅、硅/锗或锗层组成，所述电荷载流子例如但不限于磷、砷、硼或它们的组合。在一个实施例中，衬底102中的硅原子的浓度大于97％。在另一个实施例中，衬底402由在不同的结晶衬底顶上生长的外延层组成，例如在硼掺杂的体硅单晶衬底顶上生长的硅外延层。衬底402还可以包括设置于体结晶衬底与外延层之间的绝缘层，以形成例如绝缘体上硅衬底。在实施例中，绝缘层由例如但不限于二氧化硅、氮化硅、氮氧化硅或高k介电层的材料组成。替代地，衬底402可以由Ⅲ-Ⅴ族材料组成。在实施例中，衬底402由例如但不限于氮化镓、磷化钾、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或它们的组合之类的Ⅲ-Ⅴ族材料组成。在一个实施例中，衬底402由结晶硅组成，并且电荷载流子掺杂杂质原子是例如但不限于硼、砷、铟或磷中的一个。在另一个实施例中，衬底402由Ⅲ-Ⅴ族材料组成，并且电荷载流子掺杂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒、锑中的一个。在另一个实施例中，半导体衬底是未掺杂的或仅是少量掺杂的，并且因此半导体主体404或404’未掺杂的或仅是少量掺杂的。
在实施例中，半导体器件400或400’是非平面器件，例如但不限于鳍式FET或三栅极器件。在这种实施例中，半导体沟道区由三维体组成或在三维体中形成。在一个这种实施例中，栅极电极堆叠体408或408’至少包围三维体的顶表面和一对侧壁，如图4B和4B’中所描绘的那样。在另一个实施例中，例如在全包围栅极器件中，至少使沟道区是分立的三维体。在一个这种实施例中，栅极电极堆叠体408或408’完全包围沟道区。
在三维体404或404’的情况中，无论是否隔离，可以由体衬底制造三维体404或404’。替代地，可以由起始的绝缘体上半导体衬底制造三维体404或404’。在另一个实施例中，直接由体衬底形成三维体404或404’，并且将局部氧化用于形成电绝缘的下层区域。在另一个替代的实施例中，直接由体衬底形成器件400或400’，并且将掺杂用于形成电隔离的有源区。在一个这种实施例中，形成了omega-FET型结构。
如上所述，参考图4A、4B和4B’，在实施例中，半导体器件400或400’还包括各自的栅极电极堆叠体408或408’，栅极电极堆叠体408或408’至少部分地包围器件的半导体主体404或404’的一部分。在一个这种实施例中，每个栅极电极堆叠体408或408’包括栅极介电层和栅极电极层(未示出)。在实施例中，栅极电极堆叠体408或408’的栅极电极由金属栅极组成，并且栅极介电层由高K材料组成。例如，在一个实施例中，栅极介电层由例如但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钽钪氧化物、铌酸铅锌盐、或它们的组合的材料组成。此外，栅极介电层的一部分可以包括原生氧化层，原生氧化层由半导体主体404或404’的上面几层形成。在实施例中，栅极介电层由顶部高K部分和由半导体材料的氧化物组成的下部组成。在一个实施例中，栅极介电层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅极电极由例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物之类的金属层组成。在特定实施例中，栅极电极由在金属功函数设定层上方形成的非功函数设定填充材料组成。
在实施例中，尽管未示出，但是半导体器件400或400’还包括一对触点，该一对触点至少部分地包围半导体主体404或404’的各自部分，例如，至少部分地包围源极和漏极区406或406’。在实施例中，由金属种类制造触点。金属种类可以是纯金属，例如镍或钴，或可以是合金，例如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。在实施例中，半导体器件400或400’还包括间隔体416(如图4A中所描绘的)。可以将间隔体416设置于栅极电极堆叠体408或408’与至少部分地包围源极和漏极区406或406’的一对触点之间。在实施例中，间隔体416由绝缘的介电材料组成，所述绝缘的介电材料例如但不限于二氧化硅、氮氧化硅或氮化硅。
半导体器件400或400’可以是包含栅极、沟道区和一对源极/漏极区的任何半导体器件。在实施例中，半导体器件400或400’是例如但不限于MOS-FET、存储器晶体管或微机电系统(MEMS)中的一种。在一个实施例中，半导体器件400或400’是三维MOS-FET，并且是绝缘器件或是多个嵌套的器件中的一个器件。如针对典型集成电路将要认识的，可以在单个衬底上制造N沟道和P沟道晶体管以形成CMOS集成电路，在下文中更详细描述用于CMOS集成电路的半导体结构。
尽管以上描述的器件400或400’是针对单个器件的，例如NMOS或PMOS器件，但是也可以形成CMOS架构来包含设置于同一衬底上或之上的NMOS和PMOS沟道器件。在实施例中，在公共衬底上形成半导体器件400和400’。在实施例中，可以通过在体硅衬底上的初始制造和通过选择性地掩蔽待蚀刻的区域利用间隔体图形化技术来对鳍状物进行图形化，来实现半导体主体的隔离。将鳍状物的蚀刻执行到对于特定结构的子鳍状物(subfin)隔离所需要的深度(例如，将高度设置为活动的操作)。
作为在公共衬底上形成诸如器件400和400’的器件的方法的示例，图5A-5I根据本发明的实施例，示出了表示制造基于半导体主体的半导体结构的方法中的各种操作的截面视图。
参考图5A，工艺以两个有源层(可以被称为两个衬底)，即由介电层504隔开的结晶衬底502和结晶有源层506开始。在实施例中，衬底502是(100)硅衬底，结晶有源层是(110)硅层(例如大约10纳米的厚度)，并且介电层504是薄二氧化硅(SiO2)埋氧层(BOX层)。应该理解的是，可以根据需要使用可变的BOX和/或顶部硅层厚度。此外，可以使用衬底中和顶部硅层中的不同类型的取向。衬底和层可以是应变的或非应变的。材料可以相反是硅锗(SiGe)、锗(Ge)或Ⅲ-Ⅴ或其它材料。衬底和层可以是掺杂的(例如，碳掺杂的硅、或P掺杂的硅、或B掺杂的硅)或可以是未掺杂的。
再次参考图5A，在结构的一侧上形成掩膜层508。然后对暴露的部分进行蚀刻，蚀刻到介电层504下面。然后例如通过沉积介电层并对其进行蚀刻来形成间隔体510，如图5B中所描绘的那样。参考图5C，在衬底502的暴露的部分上完成种子层512(例如，硅种子层512)的外延生长。参考图5D，去除掩膜层508并且使间隔体510凹进。参考图5E，对硅层516进行外延生长，作为从衬底502的引晶。硅层516具有(100)部分和(110)部分，(100)部分和(110)部分在(100)和(110)交界处具有潜在的生长的缺陷区。可以在随后鳍状物蚀刻期间蚀刻掉缺陷区。
参考图5F，通过利用与图5E相关形成的掩膜层518进行蚀刻来形成鳍状物520和522。此外，在鳍状物520和522的侧壁上形成间隔体524。然后，进一步向下蚀刻鳍状物522以显露出衬底502，如图5G中所描绘的那样。参考图5H，执行鳍状物下氧化(UFO)工艺以形成鳍状物522下的隔离基座526。可以通过沉积和平滑化(例如，通过蚀刻)形成附加介电部分528，并且可以去除间隔体524和掩膜层518，如图5I中所描绘的那样。
然后可以分别由第一鳍状物520和第二鳍状物522形成第一和第二半导体器件。在实施例中，由(110)硅鳍状物520形成PMOS器件，而由(100)硅鳍状物522形成NMOS器件。
作为在公共衬底上形成诸如器件400和400’的器件的方法的示例，图6A-6I根据本发明的另一个实施例，示出了表示制造另一个基于半导体主体的半导体结构的方法中的各种操作的截面视图。
参考图6A，工艺以两个有源层(可以被称为两个衬底)开始，即以通过介电层604隔开的结晶衬底602和结晶Ⅲ-Ⅴ材料层606开始。在实施例中，衬底602是(100)硅衬底，并且介电层604是薄二氧化硅(SiO2)埋氧层(BOX层)。应该理解的是，可以根据需要使用可变的BOX和/或顶部Ⅲ-Ⅴ材料层的厚度。此外，可以使用衬底中和顶部Ⅲ-Ⅴ材料层中的不同类型的取向。衬底和层可以是应变的或非应变的。衬底和层可以是掺杂的或可以是未掺杂的。
再次参考图6A，在结构的一侧上形成掩膜层608。然后对暴露的部分进行蚀刻，蚀刻到介电层604下面。然后例如通过沉积介电层并对其进行蚀刻来形成间隔体610，如图6B中所描绘的那样。参考图6C，在衬底602的暴露的部分上完成种子层612(例如，硅种子层612)的外延生长。参考图6D，去除掩膜层608，并且使间隔体610凹进。
参考图6E，形成掩膜层618。然后，通过利用掩膜层618进行蚀刻来形成鳍状物620和622，如图6F中所描绘的那样。此外，在鳍状物620和622的侧壁上形成间隔体624。然后，进一步向下蚀刻鳍状物622以显露衬底602，如图6G中所描绘的那样。参考图6H，执行鳍状物下氧化(UFO)工艺以形成鳍状物622下的隔离基座626。可以通过沉积和平滑化(例如，通过蚀刻)来形成附加介电部分628，并且可以去除间隔体624和掩膜层618，如图6I中所描绘的那样。
然后可以分别由第一鳍状物620和第二鳍状物622形成第一和第二半导体器件。在实施例中，由硅鳍状物622形成PMOS器件，而由Ⅲ-Ⅴ鳍状物620形成NMOS器件。这样，在同一晶片上形成了硅和Ⅲ-Ⅴ鳍状物。在实施例中，该方法不仅实现高质量的硅形成，还在同一晶片上形成了与体衬底隔离的无缺陷的单晶SiGe、Ge或Ⅲ-Ⅴ。许多实施例可以具有以上述方式设置于氧化物晶片上的SiGe、Ge或任何其它衬底材料。
本发明的一个或多个实施例包括使用鳍状物下氧化(UFO)工艺方法来隔离有源扩散区。在从体硅衬底进行的三栅极或FIN-FET晶体管的常规加工下，形成的器件可能发生子鳍状物泄漏。这种泄漏可能造成难以靶向和控制Ioff(关断状态的源极和漏极泄漏)。可以通过在鳍状物的底部上，即有很少的栅极控制或没有栅极控制的区域上，引入绝缘层来有效地抑制泄漏。因此，在实施例中，并且如上所述，绝缘材料的引入可以使能沟道掺杂减少的容易靶向，以实现少量掺杂或完全未掺杂的沟道器件。在子鳍状物区域中包含埋氧层还可以放松冲突的约束，并且同时使能具有高迁移率、优秀的器件静电场以及衬底结泄漏的消除的低掺杂鳍状物。此外，源极区和漏极区下的氧化物的出现可以显著地减少结泄漏。本文中描述的工艺流程可以用于纳米线、三栅极和鳍式FET类型的器件、或这些器件的子集，例如omega栅极、pi栅极或具有全包围栅极的鳍状物的晶体管。
本发明的一个或多个实施例提供“成本高效的”解决方案，以改进晶体管的性能并减少待机功率，例如，用于被待机模式中的结泄漏限制的片上系统(SOC)超低功率器件。尽管还可以通过对子鳍状物区域进行非常高掺杂来达到这些益处，但是这种掺杂在不影响沟道掺杂并因此影响迁移率的情况下难以实现。替代地，可以使用预制的SOI衬底，但这通常要求较高的制造成本。于是，一个或多个实施例涉及例如纳米线鳍式FET或三栅极器件的制造，所述纳米线鳍式FET或三栅极器件基于具有隔离基座和/或埋氧层的鳍状物。在一个这种实施例中，隔离基座或埋氧层将有源鳍状物沟道与下层的衬底隔离。这种方法可能是成本高效的解决方案，因为其可以以体衬底开始，并且可以利用子鳍状物区域中的局部氧化来执行有源鳍状物与衬底的隔离。
图7根据本发明的实施例，示出了用于形成具有结晶衬底和一个或多个单独的结晶有源层的晶片的示例性工艺流程。参考图7，工艺流程700基于绝缘体上硅(SOI)方法，并且包括施主晶片流程702、操作晶片流程704和结合流程706。在一个实施例中，形成了具有结晶衬底和一个单独的结晶有源层的晶片708(也被称为双衬底晶片)。在另一个实施例中，形成了具有结晶衬底和两个单独的结晶有源层的晶片710(也被称为三衬底晶片)。
图8示出了根据本发明的一种实施方式的计算设备800。计算设备800容纳板802。板802可以包括一些部件，该部件包括但不限于处理器804和至少一个通信芯片806。处理器804与板802物理地和电气地耦合。在一些实施方式中，至少一个通信芯片806也与板802物理地和电气地耦合。在其它实施中，通信芯片806是处理器804的一部分。
取决于其应用，计算设备800可以包括其它部件，所述其它部件可以或可以不与板802物理地和电气地耦合。这些其它部件包括，但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘，等等)。
通信芯片806使能用于数据来往计算设备800的传输的无线通信。术语“无线”及其衍生物可以用于描述可以通过使用调制的电磁辐射经由非固体介质传递数据的电路、设备、系统、方法、技术、通信信道等等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。通信芯片806可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为3G、4G、5G和之外的任何其它无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙的较短距的无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的较远距的无线通信。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式所建造的MOS-FET晶体管。术语“处理器”可以指代处理来自寄存器和/存储器的电子数据以将该电子数据转换成可以在寄存器和/或存储器中存储的其它电子数据的任何器件或器件的部分。
通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式所建造的MOS-FET晶体管。
在其它实施方式中，计算设备800内容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括一个或多个器件，例如根据本发明的实施方式所建造的MOS-FET晶体管。
在各种实施方式中，计算设备800可以是膝上型电脑、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、或数字录像机。在其它实施中，计算设备800可以是处理数据的任何其它电子设备。
因此，公开了具有纳米线或半导体主体的共衬底半导体器件及形成这种共衬底器件的方法，其中所述纳米线或半导体主体具有不同材料取向或组成。在实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一纳米线或半导体主体。第一纳米线或半导体主体由具有第一全局晶体取向的半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二纳米线或半导体主体。第二纳米线或半导体主体由具有第二全局晶体取向的半导体材料组成，其中第二全局晶体取向不同于第一全局取向。第二纳米线或半导体主体通过设置于第二纳米线或半导体主体与结晶衬底之间的隔离基座与结晶衬底隔离。在另一个实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于结晶衬底之上的第一纳米线或半导体主体。第一纳米线或半导体主体由第一半导体材料组成。半导体结构还包括第二半导体器件，第二半导体器件具有设置于结晶衬底之上的第二纳米线或半导体主体。第二纳米线或半导体主体由不同于第一半导体材料的第二半导体材料组成。第二纳米线或半导体主体通过设置于第二纳米线或半导体主体与结晶衬底之间的隔离基座与结晶衬底隔离。

Claims (9)

1.一种半导体结构，包括：
第一半导体器件，其包括设置于结晶衬底之上的第一纳米线，所述第一纳米线包括第一半导体材料；
第二半导体器件，其包括设置于所述结晶衬底之上的第二纳米线，所述第二纳米线包括第二半导体材料，所述第二半导体材料不同于所述第一半导体材料，并且所述第二纳米线通过设置于所述第二纳米线与所述结晶衬底之间的隔离基座与所述结晶衬底隔离；以及
第三半导体器件，其包括设置于所述结晶衬底之上的第三纳米线，所述第三纳米线包括第三半导体材料，所述第三半导体材料不同于所述第一半导体材料和所述第二半导体材料，所述第三纳米线通过设置于所述第三纳米线与所述结晶衬底之间的第二隔离基座与所述结晶衬底隔离，其中所述第一纳米线的底表面与所述第二纳米线的底表面共面并且与所述第三纳米线的底表面共面，并且其中所述第一纳米线、所述第二纳米线和所述第三纳米线都彼此平行，
其中所述第一半导体器件的所述第一纳米线通过设置于所述第一纳米线与所述结晶衬底之间的掩埋介电层与所述结晶衬底隔离。
2.根据权利要求1所述的半导体结构，其中所述掩埋介电层的组成与所述隔离基座的组成相同。
3.根据权利要求1所述的半导体结构，其中所述掩埋介电层的组成与所述隔离基座的组成不同。
4.根据权利要求1所述的半导体结构，其中所述第一半导体器件还包括设置于所述第一纳米线之上、并在垂直平面中与所述第一纳米线堆叠的一个或多个附加的纳米线，所述第二半导体器件还包括设置于所述第二纳米线之上、并在垂直平面中与所述第二纳米线堆叠的一个或多个附加的纳米线，并且所述第三半导体器件还包括设置于所述第三纳米线之上、并在垂直平面中与所述第三纳米线堆叠的一个或多个附加的纳米线。
5.根据权利要求1所述的半导体结构，其中所述第一半导体器件还包括围绕所述第一纳米线的一部分的第一栅极电极堆叠体，所述第二半导体器件还包括围绕所述第二纳米线的一部分的第二栅极电极堆叠体，并且所述第三半导体器件还包括围绕所述第三纳米线的一部分的第三栅极电极堆叠体。
6.一种半导体结构，包括：
第一半导体器件，其包括设置于结晶衬底之上的第一半导体主体，所述第一半导体主体包括第一半导体材料；
第二半导体器件，其包括设置于所述结晶衬底之上的第二半导体主体，所述第二半导体主体包括第二半导体材料，所述第二半导体材料不同于所述第一半导体材料，并且所述第二半导体主体通过设置于所述第二半导体主体与所述结晶衬底之间的隔离基座与所述结晶衬底隔离；以及
第三半导体器件，其包括设置于所述结晶衬底之上的第三半导体主体，所述第三半导体主体包括第三半导体材料，所述第三半导体材料不同于所述第一半导体材料和所述第二半导体材料，所述第三半导体主体通过设置于所述第三半导体主体与所述结晶衬底之间的第二隔离基座与所述结晶衬底隔离，其中所述第一半导体主体的底表面与所述第二半导体主体的底表面共面并且与所述第三半导体主体的底表面共面，并且其中所述第一半导体主体、所述第二半导体主体和所述第三半导体主体都彼此平行，
其中所述第一半导体器件的所述第一半导体主体通过设置于所述第一半导体主体与所述结晶衬底之间的掩埋介电层与所述结晶衬底隔离。
7.根据权利要求6所述的半导体结构，其中所述掩埋介电层的组成与所述隔离基座的组成相同。
8.根据权利要求6所述的半导体结构，其中所述掩埋介电层的组成与所述隔离基座的组成不同。
9.根据权利要求6所述的半导体结构，其中所述第一半导体器件还包括围绕所述第一半导体主体的一部分的第一栅极电极堆叠体，所述第二半导体器件还包括围绕所述第二半导体主体的一部分的第二栅极电极堆叠体，并且所述第三半导体器件还包括围绕所述第三半导体主体的一部分的第三栅极电极堆叠体。
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