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CN106803505B - 半导体装置 - Google Patents

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CN106803505B
CN106803505B CN201610943366.1A CN201610943366A CN106803505B CN 106803505 B CN106803505 B CN 106803505B CN 201610943366 A CN201610943366 A CN 201610943366A CN 106803505 B CN106803505 B CN 106803505B
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liner insulating
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top surface
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慎居明
金炫知
朴商德
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Samsung Electronics Co Ltd
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Abstract

公开一种半导体装置，所述半导体装置包括：具有侧壁的有源图案，由设置在基底上的器件隔离图案限定，并具有从器件隔离图案的顶表面突出的上部；衬里绝缘层，位于有源图案的侧壁上；栅极结构，位于有源图案上；以及源/漏区，位于栅极结构的两侧处。衬里绝缘层包括第一衬里绝缘层和具有比第一衬里绝缘层的顶表面高的顶表面的第二衬里绝缘层。每一个源/漏区包括由第二衬里绝缘层限定并覆盖第一衬里绝缘层的顶表面的第一部分和从第二衬里绝缘层向上突出的第二部分。

Description

半导体装置
本专利申请要求于2015年11月25日在韩国知识产权局提交的第10-2015-0165687号的韩国专利申请的优先权，该专利申请的公开通过引用全部包含于此。
技术领域
示例性实施方式涉及一种半导体装置，更具体地，涉及一种包括场效应晶体管的半导体装置。
背景技术
由于半导体装置的小尺寸、多功能特性和低制造成本，半导体装置被广泛用于电子工业中。半导体装置可以被分类为存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能二者的混合半导体装置中的任意一种。随着电子工业的发展，已经越来越需要具有优异特性的半导体装置。例如，已经越来越需要高可靠的、高速的和/或多功能的半导体装置。为了满足这些需求，半导体装置已经高度集成并且半导体装置的结构已经变得越来越复杂。
发明内容
在这里描述主题的示例性实施方式可以提供一种半导体装置，所述半导体装置包括具有提高的电特性的场效应晶体管。
在一方面，半导体装置可以包括：具有侧壁的有源图案，被位于基底上的器件隔离图案限定，并具有从器件隔离图案的顶表面突出的上部；衬里绝缘层，位于有源图案的侧壁上；栅极结构，位于有源图案上；以及源/漏区，位于栅极结构的两侧处。衬里绝缘层可以包括第一衬里绝缘层和具有比第一衬里绝缘层的顶表面高的顶表面的第二衬里绝缘层。每一个源/漏区可以包括由第二衬里绝缘层限定并覆盖第一衬里绝缘层的顶表面的第一部分和从第二衬里绝缘层向上突出的第二部分。
在另一方面，半导体装置可以包括：具有侧壁的有源图案，被位于基底上的器件隔离图案限定，并具有从器件隔离图案的顶表面突出的上部；衬里绝缘层，在有源图案与器件隔离图案之间延伸；栅极结构，位于有源图案上；以及源/漏区，位于栅极结构的两侧处。衬里绝缘层的至少一部分可以从器件隔离图案的顶表面突出以限定每一个源/漏区的下部。
在又一方面，半导体装置可以包括：有源图案，从基底突出；栅极结构，与有源图案交叉；以及源/漏区，在栅极结构的两侧处。有源图案可以包括与栅极结构叠置的第一部分和与源/漏区叠置的第二部分。有源图案的第二部分的顶表面可以比有源图案的第一部分的顶表面低。有源图案的第二部分可以分别地插入源/漏区的下部中。
在一方面，包括具有侧壁的有源图案的半导体装置被基底上的器件隔离图案限定。有源图案具有从器件隔离图案的顶表面突出的上部和接触基底的下部。该装置还包括：衬里绝缘层，位于有源图案的侧壁上；栅极结构，与有源图案交叉；以及源/漏区，位于栅极结构的两侧处。源/漏区的下部的水平生长宽度受衬里绝缘层约束，源/漏区的上部的水平生长宽度和竖直生长长度在衬里绝缘层的最高部上方不受约束。
附图说明
考虑到附图和下面的详细描述，示例性实施方式将变得更加明显。
图1是示出根据一些示例性实施方式的半导体装置的平面图。
图2A是沿图1的线A-A’和线B-B’截取的剖视图，图2B和图2C是分别沿图1的线C-C’和线D-D’截取的剖视图。
图3A、图3B和图3C是图2C的一部分的放大图。
图4是示出根据一些示例性实施方式的半导体装置的平面图。
图5是沿图4的线E-E’截取的剖视图。
图6、图9和图14是示出根据一些示例性实施方式的制造半导体装置的方法的平面图。
图7A是沿图6的线A-A’和线B-B’截取的剖视图，图7B是沿图6的线C-C’截取的剖视图。
图8A是沿图6的线A-A’和线B-B’截取的剖视图，图8B是沿图6的线C-C’截取的剖视图。
图10A是沿图9的线A-A’和线B-B’截取的剖视图，图10B和图10C是分别沿图9的线C-C’和线D-D’截取的剖视图。
图11A是沿图9的线A-A’和线B-B’截取的剖视图，图11B和图11C是分别沿图9的线C-C’和线D-D’截取的剖视图。
图12A是沿图9的线A-A’和线B-B’截取的剖视图，图12B和图12C是分别沿图9的线C-C’和线D-D’截取的剖视图。
图13A是沿图9的线A-A’和线B-B’截取的剖视图，图13B和图13C是分别沿图9的线C-C’和线D-D’截取的剖视图。
图15A是沿图14的线A-A’和线B-B’截取的剖视图，图15B和图15C是分别沿图14的线C-C’和线D-D’截取的剖视图。
具体实施方式
图1是示出根据一些示例性实施方式的半导体装置的平面图。图2A是沿图1的线A-A’和线B-B’截取的剖视图，图2B和图2C是分别沿图1的线C-C’和线D-D’截取的剖视图。图3A、图3B和图3C是图2C的一部分的放大图。
如图1、图2A、图2B和图2C中所示，可以提供包括第一区R1的基底100。基底100可以是半导体基底。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。第一区R1可以对应于在其上形成有用于存储数据的多个存储单元的存储单元区的部分。在一些示例性实施方式中，构成多个6T静态随机存取存储器(SRAM)单元的存储单元晶体管可以设置在第一区R1上。每个6T SRAM单元可以具有6个晶体管。然而，示例性实施方式不限于此。
第一区R1可以包括第一NMOSFET区NR1和第一PMOSFET区PR1。第一NMOSFET区NR1可以对应于在其上设置有N型MOS晶体管的有源区，第一PMOSFET区PR1可以对应于在其上设置有P型MOS晶体管的有源区。可以提供多个第一NMOSFET区NR1并可以提供多个第一PMOSFET区PR1。第一NMOSFET区NR1和第一PMOSFET区PR1可以沿第一方向D1布置。在一些示例性实施方式中，NMOSFET区NR1和PMOSFET区PR1可以沿第一方向D1交替地布置。
有源图案AP1和AP2可以提供在第一区R1上。更详细地，从基底100突出的第一有源图案AP1可以设置在第一区R1的第一NMOSFET区NR1上。第一有源图案AP1可以沿第一方向D1布置并可以具有在与第一方向D1交叉的第二方向D2上延伸的线形形状。
从基底100突出的第二有源图案AP2可以设置在第一区R1的第一PMOSFET区PR1上。第二有源图案AP2可以沿第一方向D1布置并可以具有在第二方向D2上延伸的线形形状。第一有源图案AP1和第二有源图案AP2中的每一个在第一方向D1上的宽度可以随着距基底100的竖直高度的减小而增大。
有源图案AP1和AP2可以在第一方向D1上以不同的距离彼此分开。在一些示例性实施方式中，第一NMOSFET区NR1上的第一有源图案AP1之间的在第一方向D1上的距离可以定义为第一长度L1。第一PMOSFET区PR1上的第二有源图案AP2之间的在第一方向D1上的距离可以定义为第二长度L2。同时，彼此相邻的第一有源图案AP1与第二有源图案AP2之间的在第一方向D1上的距离可以限定为第三长度L3。第二长度L2可以比第一长度L1大，第三长度L3可以比第二长度L2大。第一长度至第三长度L1、L2和L3中的每一个可以对应于一个有源图案的中心和与所述一个有源图案相邻的另一个有源图案的中心之间的距离。
器件隔离图案ST可以设置为填充第一有源图案AP1之间的沟槽和第二有源图案AP2之间的沟槽。换句话说，第一有源图案AP1和第二有源图案AP2可以通过器件隔离图案ST来限定。第一有源图案AP1和第二有源图案AP2可以分别包括从器件隔离图案ST突出并与稍后将描述的栅极结构叠置的第一鳍型图案AF1和第二鳍型图案AF2。
器件隔离图案ST可以在第一NMOSFET区NR1与第一PMOSFET区PR1之间以及相邻的MOSFET区之间延伸。在一些示例性实施方式中，器件隔离图案ST可以包括第一器件隔离图案和第二器件隔离图案。第二器件隔离图案可以填充第一有源图案AP1之间的沟槽和第二有源图案AP2之间的沟槽，第一器件隔离图案可以在第一NMOSFET区NR1与第一PMOSFET区PR1之间以及相邻的MOSFET区之间延伸。第一器件隔离图案和第二器件隔离图案可以对应于作为一体的绝缘层的部分。第一器件隔离图案可以比第二器件隔离图案厚。在这种情况下，第一器件隔离图案可以通过与形成第二器件隔离图案的工艺不同的工艺来形成。在某些示例性实施方式中，第一器件隔离图案可以与第二器件隔离图案同时形成，并可以具有与第二器件隔离图案基本上相同的厚度。第一器件隔离图案和第二器件隔离图案可以由高密度等离子体(HDP)氧化物层、正硅酸四乙酯(TEOS)层、等离子体增强正硅酸四乙酯(PE-TEOS)层、O3-正硅酸四乙酯(O3-TEOS)层、未掺杂的硅酸盐玻璃(USG)层、磷硅酸盐玻璃(PSG)层、硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、氟硅酸盐玻璃(FSG)层、旋涂玻璃(SOG)层或它们的任意组合来形成。
衬里绝缘层可以提供在有源图案AP1和AP2的侧壁上。衬里绝缘层可以在器件隔离图案ST与有源图案AP1和AP2之间延伸。在一些实施例中，衬里绝缘层可以沿器件隔离图案ST的侧壁和底表面延伸。在某些示例性实施方式中，衬里绝缘层可以延伸至第二器件隔离图案的底表面上，但是不延伸至第一器件隔离图案的底表面上。
衬里绝缘层可以包括设置在有源图案AP1、AP2的侧壁上的第一衬里绝缘层201和设置在第一衬里绝缘层201上的第二衬里绝缘层206。例如，第一衬里绝缘层201可以包括氧化硅层。例如，第二衬里绝缘层206可以包括氮化硅层或氮氧化硅层。
栅极结构可以提供在第一有源图案AP1和第二有源图案AP2上。栅极结构可以在第一方向D1上延伸以与第一有源图案AP1和第二有源图案AP2交叉。每个栅极结构可以包括：栅电极GE；界面层IL，位于栅电极GE与第一有源图案AP1和第二有源图案AP2之间；栅极绝缘图案GI，提供在界面层IL与栅电极GE之间，并延伸至栅电极GE的侧壁上；第一间隔件GS，设置在栅电极GE的侧壁上；以及覆盖图案GP，设置在栅电极GE上。
栅电极GE可以覆盖第一鳍型图案AF1和第二鳍型图案AF2的顶表面和侧壁。栅电极GE可以在第二方向D2上彼此分开。栅极绝缘图案GI可以从有源图案AP1和AP2沿栅电极GE延伸以设置在栅电极GE与器件隔离图案ST之间。
栅电极GE可以包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，铝或钨)中的至少一种。例如，界面层IL可以包括氧化硅层。栅极绝缘图案GI可以包括氧化硅层、氮氧化硅层和具有比氧化硅层的介电常数高的介电常数的高k介电层中的至少一种。例如，高k介电层可以包括氧化铪层、硅酸铪层、氧化锆层或硅酸锆层。覆盖图案GP可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。第一间隔件GS可以包括氮氧化硅和氮碳氧化硅(SiOCN)中的至少一种。
源/漏区SD1和SD2可以提供在第一有源图案AP1和第二有源图案AP2上，并在每个栅电极GE的两个相对侧处。第一有源图案AP1和第二有源图案AP2中的每一个可以包括与栅电极GE叠置的第一部分和与源/漏区SD1、SD2叠置的第二部分。第二部分的顶表面可以比第一部分的顶表面低。详细地，第一源/漏区SD1可以设置在第一有源图案AP1的第二部分上。第二源/漏区SD2可以设置第二有源图案AP2的第二部分上。在一些示例性实施方式中，第一NMOSFET区NR1上的第一源/漏区SD1可以具有N型导电性，第一PMOSFET区PR1上的第二源/漏区SD2可以具有P型导电性。
在第一源/漏区SD1之间的第一鳍型图案AF1可以对应于NMOS场效应晶体管的沟道区，在第二源/漏区SD2之间的第二鳍型图案AF2可以对应于PMOS场效应晶体管的沟道区。
第二间隔件CS可以提供在第二衬里绝缘层206的侧壁上。第二间隔件CS可以与器件隔离图案ST的顶表面接触。可选择地，第二间隔件CS可以与器件隔离图案ST分开。如图2C中示出的，第二间隔件CS可以形成在源/漏区SD1和SD2的侧壁上，但是可以不形成在鳍型图案AF1和AF2上。例如，第二间隔件CS可以提供在被栅极结构暴露的部分上。第二间隔件CS可以由与第一间隔件GS相同的材料形成。例如，第二间隔件CS可以包括氮氧化硅和氮碳氧化硅(SiOCN)中的至少一种。
图3A、图3B和图3C是图2C的一部分的放大图。图3A、图3B和图3C示出第一PMOSFET区PR1。然而，接下来的技术描述可以应用于第一NMOSFET区NR1。
参照图1、图2A、图2B、图2C、图3A、图3B和图3C，将更详细地描述衬里绝缘层、第二间隔件和源/漏区的形状。
第一有源图案AP1和第二有源图案AP2的上部可以插入第一源/漏区SD1和第二源/漏区SD2的下部中。因此，第一源/漏区SD1和第二源/漏区SD2的下部可以延伸至第一有源图案AP1和第二有源图案AP2的上部的侧壁上。第一有源图案AP1和第二有源图案AP2的上部可以具有圆形的表面。这可以是由稍后描述的蚀刻工艺引起的。例如，第一有源图案AP1和第二有源图案AP2的上部可以具有弯曲，其在远离基底100的方向上是凸的。
在与栅极结构叠置的区域中，第一衬里绝缘层201的顶表面可以设置在与第二衬里绝缘层206的顶表面基本相同的高度(或水平)处。相反，与源/漏区SD1和SD2相邻的第一衬里绝缘层201和第二衬里绝缘层206的顶表面可以设置在彼此不同的高度(或水平)处。更具体地，与源/漏区SD1和SD2中的每一个相邻的第二衬里绝缘层206的顶表面可以比与源/漏区SD1和SD2中的每一个相邻的第一衬里绝缘层201的顶表面高。
第二衬里绝缘层206可以从器件隔离图案ST的顶表面向上突出。在一些示例性实施方式中，如图3A中示出的，第一衬里绝缘层201的顶表面TS2可以设置在与器件隔离图案ST的顶表面TS1基本相同的水平处。在某些示例性实施方式中，如图3B中示出的，第一衬里绝缘层201的顶表面TS2可以比器件隔离图案ST的顶表面TS1低。在本说明书中，可以相对于基底100的顶表面定义特定表面的高度(或水平)。
在一些示例性实施方式中，如图3A和图3B中示出的，在与第一衬里绝缘层201和源/漏区SD1、SD2之间的界面相邻的区域中，有源图案AP1和AP2的侧壁可以不具有台阶部。可选择地，如图3C中示出的，在与第一衬里绝缘层201和每个源/漏区SD1、SD2之间的界面相邻的区域中(即，在与第一衬里绝缘层201的顶表面TS2相邻的区域中)，有源图案AP1和AP2中的每一个可以具有台阶部SP。台阶部SP可以形成在稍后将描述的制造方法中的蚀刻第一衬里绝缘层201的上部的工艺期间。可选择地，如图3A和图3B中示出的，当在第一衬里绝缘层201的上部之前蚀刻有源图案AP1和AP2的上部时，可以不形成台阶部SP。
源/漏区SD1和SD2中的每个可以包括第一部分SDA和第二部分SDB。第一部分SDA可以提供在被第二衬里绝缘层206所限定的凹陷区CL中并可以覆盖第一衬里绝缘层201的顶表面。第二部分SDB可以从第二衬里绝缘层206向上突出。第二部分SDB在第一方向上的宽度可以比第一部分SDA在第一方向上的宽度大。在本说明书中，在一个方向上的宽度可以意味着在相应的方向上的最大宽度。第一部分SDA可以在第二衬里绝缘层206与有源图案AP1和AP2中的每个之间延伸。换句话说，第一衬里绝缘层201和第一部分SDA可以分别提供在第二衬里绝缘层206与有源图案AP1和AP2中的每个之间的区域的下部和上部中。
因此，第一源/漏区SD1和第二源/漏区SD2可以是分别使用设置在其下方的第一有源图案AP1和第二有源图案AP2作为种子而形成的外延图案。在这种情况下，第一源/漏区SD1可以包括能够将拉应变提供给第一鳍型图案AF1的材料，第二源/漏区SD2可以包括能够将压应变提供给第二鳍型图案AF2的材料。在一些示例性实施方式中，当基底100是硅基底时，第一源/漏区SD1可以包括具有比硅的晶格常数小的晶格常数的碳化硅(SiC)层或具有与基底100的晶格常数基本上相等的晶格常数的硅层。此外，第二源/漏区SD2可以包括具有比硅的晶格常数大的晶格常数的硅-锗(SiGe)层。
如图2C中所示，当从剖视图观察时，第一源/漏区SD1的形状可以与第二源/漏区SD2的形状不同。这可以是因为如上面描述的第一源/漏区SD1和第二源/漏区SD2使用彼此不同的材料来外延生长。详细地，第一源/漏区SD1在第一方向D1上的最大宽度可以定义为第一宽度W1,第二源/漏区SD2在第一方向D1上的最大宽度可以定义为第二宽度W2。在此，第一宽度W1与第二宽度W2可以彼此不同。
同时，第一源/漏区SD1的最大宽度W1可以彼此不同。当第一源/漏区SD1包括硅时，第一源/漏区SD1的外延生长可以不规则地执行。因此，第一源/漏区SD1的形状和尺寸可以根据第一源/漏区SD1的位置而变化。换句话说，分别设置在不同位置处的第一源/漏区SD1的形状和尺寸可以彼此不同。此外，在图2C中，第二宽度W2比第一宽度W1大。然而，示例性实施方式不限于此。在某些示例性实施方式中，第一宽度W1可以比第二宽度W2大。
蚀刻终止层125可以设置在基底100上。蚀刻终止层125可以覆盖器件隔离图案ST的顶表面。蚀刻终止层125可以覆盖第一源/漏区SD1和第二源/漏区SD2并可以延伸至第一间隔件GS的侧壁上。蚀刻终止层125可以包括相对于稍后将描述的第一层间绝缘层130具有蚀刻选择性的材料。例如，蚀刻终止层125可以包括氮化硅层或氮氧化硅层。
第一层间绝缘层130可以设置在基底100上以填充栅电极GE之间的空间和源/漏区SD1、SD2之间的空间。第一层间绝缘层130的顶表面可以与覆盖图案GP的顶表面基本上共面。第二层间绝缘层150可以设置在第一层间绝缘层130上。第一层间绝缘层130和第二层间绝缘层150中的每一个可以包括氧化硅层。
源/漏接触件CA可以设置在每个栅电极GE的两侧处。源/漏接触件CA可以贯穿第二层间绝缘层150、第一层间绝缘层130和蚀刻终止层125以电连接到第一源/漏区SD1和第二源/漏区SD2。从平面图观察时，每个源/漏接触件CA可以与至少一个第一有源图案AP1或至少一个第二有源图案AP2交叉。
每个源/漏接触件CA可以包括第一导电图案160和设置在第一导电图案160上的第二导电图案165。第一导电图案160可以是阻挡导电图案。例如，第一导电图案160可以包括氮化钛、氮化钨和氮化钽中的至少一种。第二导电图案165可以是金属图案。例如，第二导电图案165可以包括钨、钛和钽中的至少一种。尽管附图中未示出，但是金属硅化物层可以设置在每个源/漏接触件CA与第一源/漏区SD1和第二源/漏区SD2中的每一个之间。例如，金属硅化物层可以包括硅化钛、硅化钽和硅化钨中的至少一种。
根据此处描述主题的一些示例性实施方式，源/漏区SD1和SD2中的每一个可以包括被第二衬里绝缘层206限定的第一部分SDA和设置在第一部分SDA上并从第二衬里绝缘层206向上突出的第二部分SDB。如下面在下文的制造方法中所描述的，可以使用在其下方的有源图案AP1和AP2作为种子来生长源/漏区SD1和SD2。在此，可以使用第二衬里绝缘层206作为模具来生长第一部分SDA。源/漏区可以需要特定的体积以防止源/漏电阻(Rsd)过分地增大。然而，源/漏区之间的距离可以随着半导体装置的集成密度的增大而减小。此外，由于外延工艺的特性，源/漏区可以同时在竖直方向和横向方向上生长。因此，相邻的源/漏区可能彼此接触。
根据一些示例性实施方式，在形成第一部分SDA期间，第二衬里绝缘层206可以限制第一部分SDA的横向生长(或水平生长)。由于第二衬里绝缘层206不在空间上限制第二部分SDB的生长，所以第二部分SDB可以同时在竖直方向和横向方向上生长。换句话说，在源/漏区SD1和SD2的生长的初期中可以限制横向生长，但是在源/漏区SD1和SD2的生长的后期中不会限制横向生长。因此，源/漏区SD1和SD2可以具有需要的体积并可以解决源/漏区之间的非期望的接触问题。
接下来，将描述第二区R2。第二区R2可以对应于在其上设置有构成逻辑电路的逻辑晶体管的逻辑单元区的一部分。在一些示例性实施方式中，第二区R2可以是在其上形成有构成处理器内核的逻辑晶体管或输入/输出(I/O)端子的区域。然而，示例性实施方式不限于此。位于第二区R2上的层可以与第一区R1上的层一起形成。在下文中，出于解释的方便和容易的目的，将省略或者简洁地提及与第一区R1相同的技术特征的详细描述。沿第二方向D2截取的第二区R2的剖面可以与图2A中示出的第一区R1的剖面相似。
图4是示出根据一些示例性实施方式的半导体装置的第二区R2的平面图。图5是沿图4的线E-E’截取的剖视图。
如图4和图5中所示，第二区R2可以包括第二NMOSFET区NR2和第二PMOSFET区PR2。第二NMOSFET区NR2可以对应于在其上设置有N型MOS晶体管的有源区，第二PMOSFET区PR2可以对应于在其上设置有P型MOS晶体管的有源区。可以提供多个第二NMOSFET区NR2并可以提供多个第二PMOSFET区PR2。第二NMOSFET区NR2和第二PMOSFET区PR2可以在第一方向D1上布置。第二NMOSFET区NR2和第二PMOSFET区PR2可以通过第一器件隔离图案ST1来彼此隔离。
有源图案AP1和AP2可以提供在第二区R2上。详细地，从基底100突出的第一有源图案AP1可以设置在第二区R2的第二NMOSFET区NR2上，从基底100突出的第二有源图案AP2可以设置在第二区R2的第二PMOSFET区PR2上。
在第二区R2上的第一有源图案AP1和第二有源图案AP2可以彼此分开，并可以以基本相等的距离布置。在一些实施例中，第二PMOSFET区PR2上的第二有源图案AP2之间的在第一方向D1上的距离可以定义为第四长度L4，第二NMOSFET区NR2上的第一有源图案AP1之间的在第一方向D1上的距离可以定义为第五长度L5。在这里，第四长度L4与第五长度L5可以彼此基本上相等。同时，第四长度L4可以比上述的第二长度L2小。
在第二区R2上，第二器件隔离图案ST2可以填充位于第一有源图案AP1之间的沟槽的至少一部分以及位于第二有源图案AP2之间的沟槽的至少一部分。第二器件隔离图案ST2和第一器件隔离图案ST1可以对应于作为一体的绝缘层的一部分。栅极结构可以提供在第二区R2的第一有源图案AP1和第二有源图案AP2上。栅极结构可以在第一方向D1上延伸以与第二区R2的第一有源图案AP1和第二有源图案AP2交叉。源/漏区SD1和SD2可以在第二区R2的每个栅极结构的栅电极GE的两侧处提供在第一有源图案AP1和第二有源图案AP2上。同时，上述的第一区R1上的第二源/漏区SD2可以在第一方向D1上彼此分开。然而，在第二区R2上的第二源/漏区SD2可以彼此合并以构成作为一体的并沿第一方向D1延伸的一个源/漏区。这是因为在第二区R2上的第二有源图案AP2之间的距离比在第一区R1上的第二有源图案AP2之间的距离小(L4<L2)。可选择地，第二区R2的第二源/漏区SD2可以彼此分开。
根据一些示例性实施方式，在形成将被第二器件隔离图案ST2填充的沟槽之后，并且在形成第一器件隔离图案ST1之前，可以形成第一衬里绝缘层201和第二衬里绝缘层206。因此，如图5中示出的，第一衬里绝缘层201和第二衬里绝缘层206可以提供在第二器件隔离图案ST2下方，但是可以不提供在第一器件隔离图案ST1下方。可选择地，第一衬里绝缘层201和第二衬里绝缘层206可以在第一器件隔离图案ST1和第二器件隔离图案ST2的形成之前形成，因此，如图2B和图2C中示出的，第一衬里绝缘层201和第二衬里绝缘层206可以提供在全部的第一器件隔离图案ST1和第二器件隔离图案ST2下方。
蚀刻终止层125可以设置在第二区R2上。第一层间绝缘层130可以设置在蚀刻终止层125上。蚀刻终止层125可以覆盖器件隔离图案ST的顶表面以及第一源/漏区SD1和第二源/漏区SD2。当第二源/漏区SD2彼此合并时，蚀刻终止层125和第一层间绝缘层130可以不提供在彼此相邻的第二源/漏区SD2之间的空间中。因此，气隙AG可以形成在第二源/漏区SD2之间。相反，第一源/漏区SD1可以不彼此合并。在这种情况下，蚀刻终止层125和第一层间绝缘层130可以提供在彼此相邻的第一源/漏区SD1之间的空间中。由于气隙AG提供在第二源/漏区SD2之间，可以减小第二有源图案AP2之间的寄生电容。在某些示例性实施方式中，第一源/漏区SD1可以彼此合并，因此气隙可以形成在第一源/漏区SD1之间。
源/漏接触件CA可以设置在每个栅电极GE的两侧处。源/漏接触件CA可以贯穿第二层间绝缘层150、第一层间绝缘层130和蚀刻终止层125以电连接到第一源/漏区SD1和第二源/漏区SD2。
图6、图9和图14是示出根据发明构思的一些示例性实施方式的制造半导体装置的方法的平面图。图7A是沿图6的线A-A’和线B-B’截取的剖视图，图7B是沿图6的线C-C’截取的剖视图。图8A是沿图6的线A-A’和线B-B’截取的剖视图，图8B是沿图6的线C-C’截取的剖视图。图10A是沿图9的线A-A’和线B-B’截取的剖视图，图10B和图10C是分别沿图9的线C-C’和线D-D’截取的剖视图。图11A是沿图9的线A-A’和线B-B’截取的剖视图，图11B和图11C是分别沿图9的线C-C’和线D-D’截取的剖视图。图12A是沿图9的线A-A’和线B-B’截取的剖视图，图12B和图12C是分别沿图9的线C-C’和线D-D’截取的剖视图。图13A是沿图9的线A-A’和线B-B’截取的剖视图，图13B和图13C是分别沿图9的线C-C’和线D-D’截取的剖视图。图15A是沿图14的线A-A’和线B-B’截取的剖视图，图15B和图15C分别是沿图14的线C-C’和线D-D’截取的剖视图。在下文的制造半导体装置的方法中，将主要描述对第一区R1执行的制造工艺。然而，将在下文描述的制造工艺可以同时对第一区R1和第二区R2执行。然而，第二区R2的有源图案之间的距离可以与第一区R1的有源图案之间的距离不同。
如图6、图7A和图7B中所示，可以提供包括第一区R1的基底100。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。第一区R1可以对应于在其上形成有用于存储数据的多个存储单元的存储单元区的一部分。
第一区R1可以包括第一NMOSFET区NR1和第一PMOSFET区PR1。在本实施例中，第一NMOSFET区NR1可以定义为在其上设置有N型MOS晶体管的有源区，第一PMOSFET区PR1可以定义为在其上设置有P型MOS晶体管的有源区。第一NMOSFET区NR1和第一PMOSFET区PR1可以在第一方向D1上交替地布置。然而，示例性实施方式不限于此。
可以图案化基底100以形成限定第一有源图案AP1和第二有源图案AP2的沟槽101。第一有源图案AP1和第二有源图案AP2可以布置在第一方向D1上，并可以具有沿与第一方向D1交叉的第二方向D2延伸的线形形状。图案化工艺可以包括多个蚀刻工艺。在一些实施例中，可以在形成稍后将描述的衬里绝缘层之后执行多个蚀刻工艺中的一个。在这种情况下，与图7B不同，可以去除设置在第一NMOSFET区NR1与第一PMOSFET区PR1之间的衬里绝缘层。
第一有源图案AP1可以以第一有源图案AP1之间的距离是第一长度L1的这样的方式来形成，第二有源图案AP2可以以第二有源图案AP2之间的距离是第二长度L2的这样的方式来形成。同时，彼此相邻的第一有源图案AP1与第二有源图案AP2之间的距离可以是第三长度L3。在此，第二长度L2可以比第一长度L1大，第三长度L3可以比第二长度L2大。
可以在具有沟槽101的基底100上形成衬里绝缘层。衬里绝缘层可以包括第一衬里绝缘层201和第二衬里绝缘层206。衬里绝缘层可以共形地形成在具有沟槽101的基底100上。第一衬里绝缘层201可以与基底100接触，第二衬里绝缘层206可以形成在第一衬里绝缘层201上。第二衬里绝缘层206可以由相对于第一衬里绝缘层201具有蚀刻选择性的材料形成。例如，第一衬里绝缘层201可以包括氧化硅层。例如，第二衬里绝缘层206可以包括氮化硅层或氮氧化硅层。
如图8A和图8B中所示，可以在沟槽101中形成器件隔离图案ST。器件隔离图案ST可以以暴露第一有源图案AP1和第二有源图案AP2的上部的这样的方式来形成。在一些实施例中，形成器件隔离图案ST的工艺可以包括在具有沟槽101的基底100上形成绝缘层的工艺和使绝缘层凹陷直至暴露有源图案AP1和AP2的上部的工艺。被器件隔离图案ST暴露的第一有源图案AP1和第二有源图案AP2的上部可以分别定义为第一鳍型图案AF1和第二鳍型图案AF2。器件隔离图案ST可以由高密度等离子体(HDP)氧化物层、正硅酸四乙酯(TEOS)层、等离子体增强正硅酸四乙酯(PE-TEOS)层、O3-正硅酸四乙酯(O3-TEOS)层、未掺杂的硅酸盐玻璃(USG)层、磷硅酸盐玻璃(PSG)层、硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、氟硅酸盐玻璃(FSG)层、旋涂玻璃(SOG)层或它们的任意组合来形成。
可以在鳍型图案AF1和AF2上形成覆盖绝缘层211。在一些实施例中，覆盖绝缘层211可以形成在鳍型图案AF1、AF2的顶表面和侧壁上，但是可以不延伸至器件隔离图案ST上。例如，覆盖绝缘层211可以是通过热氧化工艺形成的氧化硅层。在某些实施例中，覆盖绝缘层211可以延伸至器件隔离图案ST上。在某些实施例中，可以省略形成覆盖绝缘层211的工艺。
如图9、图10A、图10B和图10C中所示，可以在基底100上形成牺牲栅极图案110和在其上的栅极掩模图案115。牺牲栅极图案110可以与第一有源图案AP1和第二有源图案AP2交叉，并可以沿第一方向D1延伸。每个牺牲栅极图案110可以覆盖第一鳍型图案AF1和第二鳍型图案AF2的顶表面和侧壁，并可以延伸至器件隔离图案ST的顶表面上。
形成牺牲栅极图案110和栅极掩模图案115可以包括在基底100上顺序地形成覆盖鳍型图案AF1和AF2的牺牲栅极层和栅极掩模层，并顺序地使栅极掩模层和牺牲栅极层图案化。牺牲栅极层可以包括多晶硅层。栅极掩模层可以包括氮化硅层或氮氧化硅层。在使栅极掩模层和牺牲栅极层图案化的工艺中，还可以蚀刻覆盖绝缘层211。在形成牺牲栅极图案110的工艺期间，还可以去除被牺牲栅极图案110暴露的覆盖绝缘层211和器件隔离图案ST的上部。因此，与将形成的源/漏区相邻的器件隔离图案ST的顶表面可以比与牺牲栅极图案110叠置的器件隔离图案ST的顶表面低。因此，可以部分地暴露第二衬里绝缘层206。
可以在其中形成有牺牲栅极图案110的所得结构上形成间隔件层120。例如，间隔件层120可以由氮氧化硅层和氮碳氧化硅(SiOCN)层中的至少一种来形成。间隔件层120可以通过诸如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺的沉积工艺来形成。间隔件层120可以覆盖被牺牲栅极图案110暴露的第一鳍型图案AF1和第二鳍型图案AF2。间隔件层120可以延伸至第二衬里绝缘层206的暴露的侧壁上。
如图11A和图11B中所示，可以各向异性地蚀刻间隔件层120以在每个牺牲栅极图案110的两个侧壁上形成第一间隔件GS。此外，可以在被牺牲栅极图案110暴露的第二衬里绝缘层206的侧壁上形成第二间隔件CS。第二间隔件CS的底表面可以与器件隔离图案ST的顶表面接触。
可以去除鳍型图案AF1和AF2的被牺牲栅极图案110暴露的部分。在形成牺牲栅极图案110的工艺和/或形成第二间隔件CS的工艺期间，可以去除鳍型图案AF1和AF2的部分。可选择地，可以通过额外的蚀刻工艺去除鳍型图案AF1和AF2的部分。在一些实施例中，去除鳍型图案AF1和AF2的部分可以包括在基底100上形成掩模图案和使用掩模图案作为蚀刻掩模来执行蚀刻工艺。蚀刻工艺可以包括干法蚀刻工艺和/或湿法蚀刻工艺。
在一些示例性实施方式中，如图11C中示出的，由于鳍型图案AF1和AF2的部分的去除，有源图案AP1和AP2的顶表面可以设置在与第一衬里绝缘层201和第二衬里绝缘层206的顶表面基本相同的水平处。可选择地，由于鳍型图案AF1和AF2的部分的去除，有源图案AP1和AP2的顶表面可以设置在比第一衬里绝缘层201和第二衬里绝缘层206的顶表面高或低的水平处。
如图12A和图12B中所示，可以通过蚀刻工艺选择性地去除被牺牲栅极图案110暴露的有源图案AP1和AP2的上部。此外，可以去除被牺牲栅极图案110暴露的第一衬里绝缘层201的上部。第一衬里绝缘层201的上部的去除可以在有源图案AP1和AP2的上部的去除之后执行。然而，示例性实施方式不限于此。在用于去除有源图案AP1和AP2的上部的蚀刻工艺之后，被牺牲栅极图案110暴露的有源图案AP1和AP2可以具有圆形顶表面，所述圆形顶表面具有弯曲，其在远离基底100的方向上是凸的。然而，示例性实施方式不限于图12C中示出的有源图案AP1和AP2的形状。在某些示例性实施方式中，有源图案AP1和AP2的形状可以根据蚀刻工艺的特性被各种各样地修改。有源图案AP1和AP2的顶表面可以比器件隔离图案ST的顶表面高。
可以使用干法蚀刻工艺和/或湿法蚀刻工艺来执行第一衬里绝缘层201的蚀刻工艺和有源图案AP1和AP2的蚀刻工艺。第一衬里绝缘层201的蚀刻工艺和有源图案AP1和AP2的蚀刻工艺可以使用能将第二衬里绝缘层206和第二间隔件CS的蚀刻最小化的工艺配方来执行。因此，在蚀刻工艺之后，可以保留第二衬里绝缘层206的从器件隔离图案ST的顶表面突出的部分和从器件隔离图案ST的顶表面突出的第二间隔件CS的至少一部分。因此，凹陷区CL可以被有源图案AP1和AP2的顶表面以及第二衬里绝缘层206的突出部分所限定。在一些实施例中，第一有源图案AP1的蚀刻深度可以与第二有源图案AP2的蚀刻深度基本相等，因此，如图12C中示出的，第一有源图案AP1的顶表面可以设置在与第二有源图案AP2的顶表面基本相同的水平处。可选择地，第一有源图案AP1的蚀刻深度可以与第二有源图案AP2的蚀刻深度不同。例如，第二有源图案AP2的蚀刻深度可以比第一有源图案AP1的蚀刻深度大。这可以是由第一有源图案AP1的图案密度与第二有源图案AP2的图案密度之间的差异(即，第一有源图案AP1之间的距离与第二有源图案AP2之间的距离之间的差异)而引起的。
如图13A和图13C中所示，可以在每个牺牲栅极图案110的两侧处形成第一源/漏区SD1和第二源/漏区SD2。第一源/漏区SD1可以分别形成在第一有源图案AP1的顶表面上，第二源/漏区SD2可以分别形成在第二有源图案AP2的顶表面上。换句话说，第一源/漏区SD1可以通过使用第一有源图案AP1作为种子的外延生长工艺来形成。第二源/漏区SD2可以通过使用第二有源图案AP2作为种子的外延生长工艺来形成。
源/漏区SD1和SD2的下部可以形成在凹陷区CL内部，源/漏区SD1和SD2的上部可以形成在凹陷区CL的外部。换句话说，在源/漏区SD1和SD2的下部的生长期间，第二衬里绝缘层206可以限制源/漏区SD1和SD2的下部的横向生长(或水平生长)。相反，由于第二衬里绝缘层206不在空间上限制源/漏区SD1和SD2的上部的生长，所以源/漏区SD1和SD2的上部可以同时在竖直方向和横向方向上生长。换句话说，在源/漏区SD1和SD2的生长初期中可以限制横向生长，但是在源/漏区SD1和SD2的生长后期中不会限制横向生长。因此，源/漏区SD1和SD2可以具有需要的体积并能解决在源/漏区之间的非期望的接触问题。
通过调整第一衬里绝缘层201和有源图案AP1、AP2的蚀刻量可以改变形成在凹陷区CL中的源/漏区SD1和SD2的下部的量。换句话说，考虑到在相应的晶体管中需要的源/漏电阻和有源图案之间的距离，可以调整形成在凹陷区CL中的源/漏区SD1和SD2的下部的量。
第一源/漏区SD1可以形成为引起设置在其间的第一鳍型图案AF1中的拉应变。例如，当基底100是硅基底时，第一源/漏区SD1可以由硅(Si)或碳化硅(SiC)形成。在外延生长工艺期间或之后，第一源/漏区SD1可以掺杂N型掺杂剂。
同时，第二源/漏区SD2可以形成为引起设置在其间的第二鳍型图案AF2中的压应变。例如，当基底100是硅基底时，第二源/漏区SD2可以由硅-锗(SiGe)形成。在外延生长工艺期间或之后，第二源/漏区SD2可以掺杂P型掺杂剂。
由于使用彼此不同的材料生长第一源/漏区SD1和第二源/漏区SD2，第一源/漏区SD1和第二源/漏区SD2的形状和尺寸可以彼此不同。例如，第一源/漏区SD1在第一方向D1上的最大宽度可以与第二源/漏区SD2在第一方向D1上的最大宽度不同。此外，第二源/漏区SD2可以比第一源/漏区SD1更均一地生长。因此，当从沿第一方向D1截取的剖视图观察时，第二源/漏区SD2可以具有锥形的上部。相反，第一源/漏区SD1可以具有相对平坦的顶表面。
第二源/漏区SD2可以在第一方向D1上彼此分开。相反，在第二源/漏区SD2的外延生长工艺期间，参照图4和图5描述的第二区R2上的第二源/漏区SD2可以彼此合并。因此，作为一体的源/漏区可以形成为在第一方向D1上延伸。
如图14和图15A至图15C中所示，可以共形地形成蚀刻终止层125。蚀刻终止层125可以形成为覆盖器件隔离图案ST、第一源/漏区SD1、第二源/漏区SD2和第一间隔件GS。蚀刻终止层125可以由相对于稍后将描述的第一层间绝缘层130具有蚀刻选择性的材料来形成。例如，蚀刻终止层125可以包括氮化硅层或氮氧化硅层。蚀刻终止层125可以通过CVD工艺或ALD工艺来形成。
可以在具有蚀刻终止层125的基底100上形成第一层间绝缘层130。例如，第一层间绝缘层130可以由氧化硅层形成。接下来，可以使第一层间绝缘层130平坦化直至暴露牺牲栅极图案110的顶表面。平坦化工艺可以包括回蚀工艺和/或化学机械抛光(CMP)工艺。当使第一层间绝缘层130平坦化时，也可以去除在牺牲栅极图案110上的蚀刻终止层125和栅极掩模图案115的部分。
可以去除暴露的牺牲栅极图案110以在第一间隔件GS之间形成间隙区，每个间隙区暴露对应于第一沟道区和第二沟道区的第一鳍型图案AF1和第二鳍型图案AF2。可以通过执行选择性去除牺牲栅极图案110的蚀刻工艺来形成间隙区。覆盖绝缘层211可以与牺牲栅极图案110同时去除或者可以与牺牲栅极图案110分别地去除。
可以对通过间隙区暴露的第一鳍型图案AF1和第二鳍型图案AF2执行使用等离子体的氧化工艺，从而从第一鳍型图案AF1和第二鳍型图案AF2生长界面层IL。换句话说，界面层IL可以是通过第一鳍型图案AF1和第二鳍型图案AF2的热氧化和/或化学氧化来获得的产物。氧化工艺可以使用氧(O2)、臭氧(O3)和水蒸气(H2O)中的至少一种的等离子体。例如，界面层IL中的每个可以包括氧化硅层。
接下来，可以形成栅极绝缘图案GI和栅电极GE以顺序地填充每个间隙区。在一些实施例中，栅极绝缘层可以形成为部分地填充间隙区。栅极绝缘层可以覆盖第一鳍型图案AF1和第二鳍型图案AF2的顶表面和侧壁。例如，栅极绝缘层可以由氧化硅层、氮氧化硅层和具有比氧化硅层的介电常数高的介电常数的高k介电层中的至少一种来形成。可以在栅极绝缘层上形成栅极导电层以完全地填充间隙区的剩余部分。例如，栅极导电层可以由掺杂的半导体材料、导电的金属氮化物和金属中的至少一种来形成。可以使栅极导电层和栅极绝缘层顺序地平坦化以在每个间隙区中形成栅极绝缘图案GI和栅电极GE。
此后，可以使栅极绝缘图案GI和栅电极GE凹陷，可以分别在凹陷的栅电极GE上形成覆盖图案GP。例如，覆盖图案GP可以由氧化硅、氮化硅和氮氧化硅中的至少一种来形成。
如图1和图2A至图2C中所示，可以在第一层间绝缘层130上形成第二层间绝缘层150。例如，第二层间绝缘层150可以由氧化硅层形成。因此，可以在每个栅电极GE的两侧处形成源/漏接触件CA。详细地，接触孔可以形成为贯穿第二层间绝缘层150、第一层间绝缘层130和蚀刻终止层125。接触孔可以暴露第一源/漏区SD1和第二源/漏区SD2。当形成接触孔时，可以部分地蚀刻第一源/漏区SD1和第二源/漏区SD2的上部。接下来，可以形成第一导电图案160和第二导电图案165以顺序地填充每个接触孔。第一导电图案160可以是阻挡导电图案，并可以由氮化钛、氮化钨和氮化钽中的至少一种来形成，但不限于此。第二导电图案165可以是金属图案，并可以由钨、钛和钽中的至少一种来形成，但不限于此。
尽管附图中未示出，但是可以在第二层间绝缘层150上形成互连件以分别连接到源/漏接触件CA。互连件可以包括导电材料。
根据示例性实施方式，可以保持源/漏区的体积，并可以防止源/漏区之间的接触。
尽管参照示例性实施方式已经描述了发明构思，但是对于本领域技术人员而言清楚的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应该理解的是，上面的示例性实施方式不是限制性的，而是说明性的。因此，发明构思的范围将通过权利要求书及其等同物的最大允许的解释来确定，而不应该受前述的描述限制或局限。

Claims (23)

1.一种半导体装置，所述半导体装置包括：
具有侧壁的有源图案，在基底上被器件隔离图案限定，有源图案具有从器件隔离图案的顶表面突出的上部；
衬里绝缘层，位于有源图案的侧壁上；
栅极结构，位于有源图案上；以及
源/漏区，位于栅极结构的两侧处，
其中，衬里绝缘层包括在有源图案与器件隔离图案之间延伸的第一衬里绝缘层和第二衬里绝缘层，第二衬里绝缘层具有位于第一衬里绝缘层与器件隔离图案之间的第一部分以及从器件隔离图案的顶表面突出并具有比第一衬里绝缘层的顶表面高的顶表面的第二部分，
其中，每个源/漏区包括：
第一部分，由第二衬里绝缘层的第二部分限定并覆盖第一衬里绝缘层的顶表面；以及
第二部分，从第二衬里绝缘层向上突出。
2.如权利要求1所述的半导体装置，其中，每个源/漏区的第一部分与第二衬里绝缘层的第二部分的侧壁接触。
3.如权利要求1所述的半导体装置，其中，与栅极结构叠置的第一衬里绝缘层的顶表面和与栅极结构叠置的第二衬里绝缘层的顶表面在基本相同的水平处。
4.如权利要求1所述的半导体装置，所述半导体装置还包括：
第一间隔件，提供在第二衬里绝缘层上，第一间隔件与器件隔离图案的顶表面接触。
5.如权利要求4所述的半导体装置，其中，栅极结构包括：栅电极；和第二间隔件，提供在栅电极的侧壁上，
其中，第一间隔件由与第二间隔件相同的材料形成。
6.如权利要求1所述的半导体装置，其中，有源图案包括：第一部分，与栅极结构叠置；和第二部分，与源/漏区叠置，
其中，有源图案的第二部分的顶表面比有源图案的第一部分的顶表面低，
其中，有源图案的第二部分分别插入源/漏区的第一部分中，
其中，有源图案的每个第二部分的上部具有圆形的表面。
7.如权利要求6所述的半导体装置，其中，源/漏区的第一部分延伸到有源图案的第二部分的侧壁上。
8.如权利要求1所述的半导体装置，其中，第一衬里绝缘层的顶表面与器件隔离图案的顶表面在基本上同一水平处，或者第一衬里绝缘层的顶表面处于比器件隔离图案的顶表面低的水平处。
9.如权利要求1所述的半导体装置，其中，栅极结构沿一个方向延伸，
其中，源/漏区的第一部分在所述一个方向上的宽度比源/漏区的第二部分在所述一个方向上的宽度小。
10.一种半导体装置，所述半导体装置包括：
具有侧壁的有源图案，在基底上被器件隔离图案限定，有源图案具有从器件隔离图案的顶表面突出的上部；
衬里绝缘层，在有源图案与器件隔离图案之间延伸；
栅极结构，位于有源图案上；以及
源/漏区，位于栅极结构的两侧处，
其中，衬里绝缘层包括第一衬里绝缘层和第二衬里绝缘层，第二衬里绝缘层具有第一部分和第二部分，第二衬里绝缘层的第一部分位于第一衬里绝缘层与器件隔离图案之间，第二衬里绝缘层的第二部分从器件隔离图案的顶表面突出以限定每个源/漏区的下部。
11.如权利要求10所述的半导体装置，其中，每个源/漏区包括：第一部分，由第二衬里绝缘层限定；以及第二部分，从第二衬里绝缘层向上突出。
12.如权利要求11所述的半导体装置，其中，源/漏区的底表面与第一衬里绝缘层的顶表面接触。
13.如权利要求11所述的半导体装置，其中，第一衬里绝缘层的顶表面与器件隔离图案的顶表面设置在基本上同一水平处，或者第一衬里绝缘层的顶表面设置在比器件隔离图案的顶表面低的水平处。
14.如权利要求11所述的半导体装置，所述半导体装置还包括：
间隔件，通过设置在其间的第二衬里绝缘层与源/漏区分开，
其中，第一衬里绝缘层由相对于第二衬里绝缘层和间隔件都具有蚀刻选择性的材料形成。
15.如权利要求11所述的半导体装置，其中，有源图案的上部的一部分插入每个源/漏区的下部中。
16.如权利要求11所述的半导体装置，其中，基底包括NMOSFET区和PMOSFET区，
其中，有源图案包括在NMOSFET区上的第一有源图案和在PMOSFET区上的第二有源图案，
其中，源/漏区包括在第一有源图案上的第一源/漏区和在第二有源图案上的第二源/漏区。
17.如权利要求16所述的半导体装置，其中，第一源/漏区包括晶格常数与基底的晶格常数基本相等或者晶格常数比基底的晶格常数小的材料，
其中，第二源/漏区包括晶格常数比基底的晶格常数大的材料。
18.如权利要求16所述的半导体装置，其中，栅极结构沿一个方向延伸，
其中，第二源/漏区在所述一个方向上的最大宽度比第一源/漏区在所述一个方向上的最大宽度大。
19.如权利要求11所述的半导体装置，所述半导体装置还包括：
气隙，在彼此相邻的源/漏区之间。
20.一种半导体装置，所述半导体装置包括：
有源图案，从基底突出；
栅极结构，与有源图案交叉；
衬里绝缘层，设置在被栅极结构暴露的有源图案的侧壁上；以及
源/漏区，位于栅极结构的两侧处，
其中，有源图案包括：第一部分，与栅极结构叠置；和第二部分，与源/漏区叠置，
其中，有源图案的第二部分的顶表面比有源图案的第一部分的顶表面低，
其中，有源图案的第二部分的上部分别插入在源/漏区的下部中，
其中，衬里绝缘层包括：第一衬里绝缘层；和第二衬里绝缘层，通过设置在第二衬里绝缘层与有源图案之间的第一衬里绝缘层与有源图案分开，
其中，与源/漏区相邻的第二衬里绝缘层具有比与源/漏区相邻的第一衬里绝缘层的顶表面高的顶表面以限定源/漏区的下部，
其中，源/漏区的底表面与第一衬里绝缘层的顶表面接触。
21.如权利要求20所述的半导体装置，其中，有源图案的第二部分的上部具有圆形的顶表面，所述圆形的顶表面具有弯曲，所述弯曲在远离基底的方向上是凸的。
22.如权利要求20所述的半导体装置，
其中，每个源/漏区包括：第一部分，由第二衬里绝缘层限定；和第二部分，从第二衬里绝缘层向上突出。
23.如权利要求20所述的半导体装置，所述半导体装置还包括：
器件隔离图案，限定有源图案，
其中，第一衬里绝缘层和第二衬里绝缘层在器件隔离图案与有源图案之间延伸。
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