CN106711097A - 用于芯片封装件的结构和形成方法 - Google Patents

Abstract

本发明的实施例提供了芯片封装件的结构和形成方法。该芯片封装件包括半导体管芯和部分地或全部地包封半导体管芯的封装层。该芯片封装件还包括位于半导体管芯和封装层上方的聚合物层。该芯片封装件还包括聚合物层上方的介电层。介电层基本由半导体氧化物材料制成。此外，该芯片封装件包括位于介电层中的电连接至半导体管芯的导电焊盘的导电部件。

Description

用于芯片封装件的结构和形成方法

技术领域

本发明的实施例涉及半导体领域，更具体地涉及用于芯片封装件的结构和形成方法。

背景技术

随着半导体技术的持续不断地演进，半导体管芯变得越来越小。然而，更多的功能需要集成至这些半导体管芯内。因此，这些半导体管芯具有封装在更小的面积内的越来越大的数量的I/O焊盘，并且I/O焊盘的密度快速增加。结果，半导体管芯的封装变得更难。

封装技术可以划分为多个类别。在封装的一个类别中，管芯在它们被封装至其他晶圆上之前被切割与晶圆分离，并且仅封装“已知良好管芯”。这种封装技术的一个优势是可能形成多输出芯片封装件，这意味着管芯上的I/O焊盘可以被重新分配至比管芯本身更大的区域。因此，封装在管芯的表面上的I/O焊盘的数量可以增加。

已经发展了新的封装技术以进一步提高半导体管芯的密度和功能。用于半导体管芯的这些相对新型的封装技术面临着制造挑战。

发明内容

本发明的实施例提供了一种芯片封装件，包括：半导体管芯；封装层，至少部分地包封所述半导体管芯；聚合物层，位于所述半导体管芯和所述封装层上方；介电层，位于所述聚合物层上方，其中，所述介电层由半导体氧化物材料制成；以及导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

本发明的实施例还提供了一种芯片封装件，包括：半导体管芯；模塑料层，至少部分地包封所述半导体管芯；保护层，位于所述半导体管芯和所述模塑料层上方；介电层，位于所述保护层上方，其中，所述介电层比所述保护层硬，以及导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

本发明的实施例还提供了一种用于形成芯片封装件的方法，包括：在半导体管芯上方形成模塑料层以至少部分地包封所述半导体管芯；在所述半导体管芯和所述模塑料层上方形成聚合物层；在所述聚合物层上方形成介电层，其中，所述介电层由半导体氧化物材料制成；以及在所述介电层中形成导电部件。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1A至图1J是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。

图2是根据一些实施例的芯片封装件的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

描述本发明的一些实施例。图1A至图1J是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。可以在图1A至图1O描述的阶段之前、期间和/或之后提供附加的操作。对于不同的实施例，描述的一些阶段可以被替换或消除。可以将附加的部件添加至半导体器件结构。对于不同的实施例，可以替代或消除以下所描述的一些部件。虽然通过按照特定的顺序实施操作来论述一些实施例，但可以以另一逻辑顺序来实施这些操作。

根据一些实施例，如图1A所示，包括半导体管芯10和20的多个半导体管芯附接在载体衬底101上。在一些实施例中，粘合层(未示出)用于将半导体管芯10和20固定在载体衬底101上。在一些实施例中，半导体管芯10和20具有相同的功能。在一些其他实施例中，半导体管芯10和20具有不同的功能。在一些实施例中，半导体管芯10和20都为“已知良好管芯”。半导体管芯10和20可以从切割相同的半导体晶圆获得。可选地，半导体管芯10和20可以从切割不同的半导体晶圆获得。

在一些实施例中，半导体管芯10包括半导体衬底100和在半导体衬底100上形成的互连结构。互连结构包括多个层间介电层和在层间介电层中形成的多个导电部件。这些导电部件包括导电线、导电通孔和导电接触件。为了简单化的目的，图1A仅示出了层间介电层中的一个(介电层102)和在介电层102中/或上形成的导电焊盘104。导电焊盘104可以是在介电层102中形成的导电线的部分。导电焊盘104可以是导电线的较宽的部分。在一些实施例中，导电焊盘104是在其他导电焊盘上形成的金属柱。类似地，半导体管芯20也包括半导体衬底200和互连结构，互连结构包括介电层202和导电焊盘204。

在一些实施例中，在半导体衬底100和200中形成各种器件元件。各种器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、或其他合适的元件。

器件元件通过位于半导体衬底100上方的互连结构互连以形成集成电路器件。集成电路器件包括逻辑器件、存储器件(例如，静态随机存取存储器，SRAM)、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、器件的其他适用的类型、或它们的组合。

在一些实施例中，载体衬底101用作临时支撑衬底。载体衬底101可以由半导体材料、陶瓷材料、聚合物材料、金属材料、另一合适的材料或它们的组合制成。在一些实施例中，载体衬底101是玻璃衬底。在一些其它实施例中，载体衬底101是诸如硅晶圆的半导体衬底。

根据一些实施例，如图1B所示，在载体衬底101和半导体管芯10和20上方形成封装层106。在一些实施例中，封装层106包括聚合物材料。在一些实施例中，封装层106是模塑料层。模塑料层可以包括环氧基树脂。模塑料层可以包含诸如氧化物纤维的填料。在一些实施例中，封装层106包封(encapsulate)半导体管芯10和20，包括覆盖它们的顶面和侧壁。在一些其它实施例中，封装层106部分地包封半导体管芯10和20。例如，半导体管芯10和20的上部从封装层106的顶面突出。

在一些实施例中，在载体衬底101和半导体管芯10和20上方施加液态模塑料材料。在一些实施例中，然后应用热工艺以固化液态模塑料材料。结果，液态模塑料材料被硬化且被转变为封装层106。在一些实施例中，在从约200摄氏度至约230摄氏度的范围内的温度下执行热工艺。热工艺的操作时间可以在从约1小时至约3小时的范围内。

如图1C所示，根据一些实施例，减薄封装层106以暴露半导体管芯10和20的导电焊盘104和204。可以使用平坦化工艺减薄封装层106。平坦化工艺可以包括化学机械抛光(CMP)工艺、干抛光工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。

在一些实施例中，在平坦化工艺之后，封装层106与半导体管芯10和20的顶面共平面。然而，本发明的实施例不限制于此。如图1C所示，在一些实施例中，封装层106的顶面低于半导体管芯10和20的顶面。

如图1D所示，根据一些实施例，在半导体管芯10和20以及封装层106上方形成保护层108。保护层108可以用于缓冲从随后形成的互连结构生成的应力。在平坦工艺之后，保护层108还可以用于覆盖在封装层106上形成的缺陷。保护层108可以提供平坦的表面以帮助随后的工艺。

在一些实施例中，保护层108是聚合物层。在一些实施例中，聚合物层可以由能够容易地被图案化以形成部件开口的光敏材料形成。聚合物层可以包括聚酰亚胺(PI)、聚苯并恶唑(PBO)、环氧树脂、另一合适的材料、或它们的组合。在一些实施例中，使用旋涂工艺、喷涂工艺、化学汽相沉积(CVD)工艺、另一适用的工艺或它们的组合形成保护层108。

如图1D所示，根据一些实施例，保护层108覆盖封装层106的整个顶面。在一些实施例中，保护层108与封装层直接接触。在一些实施例中，介于保护层108和封装层106之间的界面介于保护层108和半导体管芯10的顶部之间的界面与半导体管芯10的底部之间。保护层108可以覆盖封装层106上的缺陷和/或颗粒。因此，防止这些缺陷和/或颗粒不利地影响其他元件。

在一些实施例中，保护层108具有基本平坦的顶面。在一些实施例中，使用平坦化工艺以提供具有基本平坦的顶面的保护层108。平坦化工艺可以包括CMP工艺、干抛光工艺、研磨工艺、蚀刻工艺、其他适用的工艺或它们的组合。

在一些实施例中，保护层108具有均匀的厚度。在一些实施例中，保护层108的厚度在从约3μm至约20μm的范围内。在一些其他实施例中，保护层108的厚度在从约5μm至约10μm的范围内。然而，本发明的实施例不限制于此。在一些实施例中，保护层108的厚度不是均匀的，并且保护层108的顶面仍然是平坦的。如图1D所示，保护层108的在封装层106上的部分具有第一厚度T1。保护层108的在半导体管芯10或20上的部分具有第二厚度T2。在一些实施例中，厚度T1大于厚度T2。

之后，如图1E所示，根据一些实施例，在保护层108上方沉积介电层110。在一些实施例中，介电层110与保护层108直接接触。在一些实施例中，介电层110基本由半导体氧化物材料制成。介电层110不由聚合物材料制成。在一些实施例中，介电层110比保护层108硬。保护层108可以用作介电层110下方的应力缓冲。

在一些实施例中，介电层110包括氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、氮氧化硅、低k材料、正硅酸乙酯(TEOS)氧化物、另一合适的材料、或它们的组合。在一些实施例中，使用诸如CVD工艺的汽相沉积工艺、原子层沉积(ALD)工艺、PVD工艺、另一适用的工艺或它们的组合来沉积介电层110。在一些其他实施例中，使用旋涂工艺、喷涂工艺、另一合适的工艺、或它们的组合来沉积介电层110。

根据一些实施例，如图1F所示，在介电层110中形成部件开口114。在一些实施例中，部件开口114是用于包含导电线的沟槽。在一些实施例中，光刻工艺和蚀刻工艺用于图案化介电层110。结果，形成部件开口114。

之后，如图1F所示，根据一些实施例，在保护层108中形成部件开口112。在一些实施例中，部件开口112是用于包含导电通孔的通路孔(via hole)。在一些实施例中，使用光刻工艺、激光钻孔工艺、另一适合的工艺或它们的组合来图案化保护层108。结果，形成部件开口112。

根据一些实施例，如图1G所示，在部件开口112和114中分别形成导电部件116和118。在一些实施例中，在介电层110上方沉积一种或多种导电材料以填充部件开口112和114。导电材料可以包括金属材料，该金属材料包括铜、铝、钨、钛、镍、金、铂、银、另一合适的材料或它们的组合。在一些实施例中，使用电镀工艺、PVD工艺、CVD工艺、无电镀工艺、另一适用的工艺或它们的组合来沉积一种或多种导电材料。

之后，使用平坦化工艺以去除部件开口114的外侧的导电材料。平坦化工艺可以包括CMP工艺、干抛光工艺、研磨工艺、蚀刻工艺、其他适用的工艺或它们的组合。结果，导电材料的在部件开口114中的剩余部分形成导电部件118。导电材料的在部件开口112中的剩余部分形成导电部件116。在一些实施例中，导电部件118和介电层110的顶面彼此共平面。

导电部件118可以用作导电线，并且导电部件116可以用作导电通孔。在一些实施例中，导电部件116的每个都电连接至导电焊盘104或204中的一个。在一些实施例中，导电部件116的每个都与导电焊盘104或204中的一个直接接触。

如图1G所示，在一些实施例中，导电部件118的一个和导电部件116的一些一起形成导电部件117。如图1G所示，导电部件117电连接半导体管芯10的导电焊盘104中的一个和半导体管芯20的导电焊盘204中的一个。因此，可以在半导体管芯10和20之间发送或接收电信号。半导体管芯10通过导电部件17电耦合至半导体管芯20。

在一些实施例中，在导电部件118或117与介电层110之间形成阻挡元件(未示出)。类似地，阻挡元件也可以形成在导电部件116和保护层108之间。在一些实施例中，该阻挡元件由氮化钛、氮化钽、钛、钽、另一合适的材料、或它们的组合制成。在一些实施例中，在一种或多种导电材料的形成之前，在介电层110上方以及部件开口114和112的侧壁和底部上方沉积阻挡材料层。在用于形成导电部件118和117的平坦化工艺之后，还去除介电层110的顶面上的阻挡材料层。结果，阻挡材料层的位于部件开口114和112中的剩余部分形成阻挡元件。

如图1H中所示，根据一些实施例，在介电层110以及导电部件118和117上方沉积蚀刻停止层119。蚀刻停止层用于帮助随后暴露导电部件118和/或117的部件开口的形成。蚀刻停止层119可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅、其他合适的材料或它们的组合制成。可以使用CVD工艺或另一适用的工艺沉积蚀刻停止层119。

可以对本发明的实施例作出许多改变和/或修改。在一些其他实施例中，没有形成蚀刻停止层119。

之后，如图1H所示，根据一些实施例，在蚀刻停止层119上方沉积介电层120。在一些实施例中，介电层120的材料和形成方法类似于介电层110的材料和形成方法或与介电层110的材料和形成方法相同。在一些实施例中，介电层120比介电层110厚。

如图1H所示，根据一些实施例，在介电层120中形成部件开口125和123。在一些实施例中，部件开口125是沟槽，且部件开口123是通路孔。部件开口125和123彼此连接。在一些实施例中，使用多个光刻工艺和蚀刻工艺形成部件开口125和123。在一些实施例中，使用“先通孔”工艺形成部件开口125和123。在一些其他实施例中，使用“先沟槽”工艺形成部件开口125和123。在一些其他实施例中，部件开口123暴露蚀刻停止层119。之后，去除蚀刻停止层119的暴露部分以暴露导电部件118。

之后，根据一些实施例，如图1H所示，在部件开口125和123中分别形成导电部件124和122。在一些实施例中，导电部件124和122由铜、铝、钨、钛、镍、金、铂、银、另一合适的材料、或它们的组合制成。在一些实施例中，在介电层120上方沉积一种或多种导电材料以填充部件开口125和123。在一些实施例中，使用电镀工艺、PVD工艺、CVD工艺、无电镀工艺、另一适用的工艺或它们的组合来沉积一种或多种导电材料。

之后，使用平坦化工艺以去除部件开口125的外侧的导电材料。平坦化工艺可以包括CMP工艺、干抛光工艺、研磨工艺、蚀刻工艺、另一适用的工艺或它们的组合。结果，导电材料的在部件开口125中的剩余部分形成导电部件124。导电材料的在部件开口123中的剩余部分形成导电部件122。在一些实施例中，导电部件125和介电层120的顶面彼此共平面。

导电部件124可以用作导电线，并且导电部件122可以用作导电通孔。在一些实施例中，导电部件122的每个都电连接至导电部件118或117中的一个。在一些实施例中，导电部件122的每个都与导电部件118或117中的一个直接接触。

在一些实施例中，在导电部件124和介电层120之间形成阻挡元件(未示出)。类似地，还可以在导电部件122和介电层120之间形成阻挡元件。在一些实施例中，该阻挡元件由氮化钛、氮化钽、钛、钽、另一合适的材料、或它们的组合制成。在一些实施例中，在一种或多种导电材料的形成之前，在介电层120上方以及部件开口125和123的侧壁和底部上方沉积阻挡材料层。在用于形成导电部件124和122的平坦化工艺之后，还去除介电层120的顶面上的阻挡材料层。结果，阻挡材料层的位于部件开口125和123中的剩余部分形成阻挡元件。

在一些实施例中，图1H中示出的工艺被重复一次或多次以在图1H中示出的结构上形成一个或多个介电层和导电部件。根据一些实施例中，在保护层108上形成的互连结构包括不由聚合物材料制成的多个介电层。例如，介电层由诸如氧化硅的半导体氧化物材料制成。由于这些介电层由半导体氧化物材料制成，所以可以使用能够形成亚微米互连件的光刻和蚀刻工艺来图案化这些介电层。

可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，使用双镶嵌工艺形成保护层108上的互连结构。然而，本发明的实施例不限制于此。在一些其他实施例中，使用单镶嵌工艺形成互连结构。在一些其他实施例中，使用单镶嵌工艺和双镶嵌工艺的组合形成互连结构。

如图1I所示，根据一些实施例，在包括介电层120和110以及导电部件124、122、118和116的互连结构上方沉积保护层126。保护层126和108一起夹住互连结构以用于应力缓冲。因此，提高了芯片封装件的可靠性和质量。

在一些实施例中，保护层126是聚合物层。在一些实施例中，聚合物层可以由能够容易地被图案化以形成部件开口的光敏材料形成。聚合物层可以包括聚酰亚胺(PI)、聚苯并恶唑(PBO)、环氧树脂、另一合适的材料、或它们的组合。在一些实施例中，保护层126和108由相同的材料制成。在一些其他实施例中，保护层126和108由不同的材料制成。在一些实施例中，使用旋涂工艺、喷涂工艺、化学汽相沉积(CVD)工艺、另一适用的工艺或它们的组合来形成保护层126。

如图1J所示，根据一些实施例，在保护层126中形成凸块下金属(UBM)元件128。在一些实施例中，图案化保护层126以形成暴露导电部件124的开口。之后，沉积并且图案化一层或多层以形成UBM元件128。在一些实施例中，UBM元件128包括扩散阻挡层和晶种层。扩散阻挡层可以由氮化钽形成，但是其还可以由诸如氮化钛、钽、钛等的其他材料形成。晶种层可以是在扩散阻挡层上形成的铜晶种层。铜晶种层可以由铜或包括银、铬、镍、锡、金或它们的组合的铜合金的一种形成。在一些实施例中，UBM元件128的每个都包括由Ti形成的扩散阻挡层和由Cu形成的晶种层。

之后，如图1J所示，根据一些实施例，在UBM元件128上对应地形成导电连接件130。导电连接件130的每个都通过对应的UBM元件128电连接至导电部件124中的对应的一个。在一些实施例中，导电连接件130包括焊料凸块或焊料球。在一些实施例中，焊料球放置在UBM元件128上并且回流以形成导电连接件130。在一些其他实施例中，焊料材料电镀在UBM元件128上以形成导电连接件130。在一些其他实施例中，导电连接件130由金属材料而不是焊料材料制成。导电连接件130可以由铜、铝、金、另一合适的材料或它们的组合制成。

根据一些实施例，在导电连接件130的形成之后，形成多输出晶圆。之后，多输出晶圆从载体衬底101分离且被切割成多个芯片封装件。图1J示出了根据一些实施例的芯片封装件中的一个的截面图。芯片封装件包括两个半导体管芯，包括半导体管芯10和20。在一些实施例中，半导体管芯10和20具有彼此不同的功能。在一些实施例中，半导体管芯10和20通过保护层108和126之间形成的互连结构彼此电连通。

可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，芯片封装件包括两个以上半导体管芯。在一些实施例中，芯片封装件包括一个半导体管芯。图2是根据一些实施例的芯片封装件的截面图。如图2所示，芯片封装件仅包括一个半导体管芯(半导体管芯10)。

本发明的实施例提供了一种芯片封装件，该芯片封装件包括由诸如模塑料层的封装层围绕的一个或多个半导体管芯。包括由半导体氧化物材料制成的介电层的互连结构形成在半导体管芯和封装层上方以提供至半导体管芯的亚微米多输出互连件。在互连结构的形成之前，在半导体管芯和封装层上形成保护层以缓冲应力。保护层还可以覆盖封装层的表面上的缺陷或颗粒并且提供平坦的表面以帮助互连结构的形成。因此，显著地提高了芯片封装件的可靠性和质量。

根据一些实施例，提供一种芯片封装件。该芯片封装件包括半导体管芯和部分地或全部地包封半导体管芯的封装层。该芯片封装件还包括位于半导体管芯和封装层上方的聚合物层。该芯片封装件还包括聚合物层上方的介电层。介电层基本由半导体氧化物材料制成。此外，该芯片封装件包括位于介电层中的电连接至半导体管芯的导电焊盘的导电部件。

根据一些实施例，提供了一种芯片封装件。该芯片封装件包括半导体管芯和部分地或全部地包封半导体管芯的模塑料层。该芯片封装件还包括位于半导体管芯和模塑料层上方的聚合物层。芯片封装件还包括位于聚合物层上方的介电层，并且该介电层比聚合物层硬。此外，该芯片封装件包括位于介电层中的电连接至半导体管芯的导电焊盘的导电部件。

根据一些实施例，提供了一种用于形成芯片封装件的方法。该方法包括在半导体管芯上方形成模塑料层以部分地或全部地包封半导体管芯。该方法还包括在半导体管芯和模塑料层上方形成聚合物层以及在聚合物层上方形成介电层。介电层由半导体氧化物材料制成。该方法还包括在介电层中形成导电部件。

本发明的实施例提供了一种芯片封装件，包括：半导体管芯；封装层，至少部分地包封所述半导体管芯；聚合物层，位于所述半导体管芯和所述封装层上方；介电层，位于所述聚合物层上方，其中，所述介电层由半导体氧化物材料制成；以及导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

根据本发明的一个实施例，其中，所述聚合物层与所述导电部件直接接触。

根据本发明的一个实施例，其中，所述聚合物层与所述封装层直接接触。

根据本发明的一个实施例，其中，所述介电层与所述聚合物层直接接触。

根据本发明的一个实施例，芯片封装件还包括第二半导体管芯，其中，所述封装层至少部分地包封所述第二半导体管芯。

根据本发明的一个实施例，其中，所述第二半导体管芯通过所述介电层中的第二导电部件电耦合至所述半导体管芯。

根据本发明的一个实施例，其中，所述介电层和所述导电部件的顶面共平面。

根据本发明的一个实施例，芯片封装件还包括：第二介电层，位于所述介电层和所述导电部件上方，其中，所述第二介电层包括半导体氧化物材料；以及第二导电部件，位于所述第二介电层中并且电连接至所述导电部件。

根据本发明的一个实施例，芯片封装件还包括介于所述介电层和所述第二介电层之间的蚀刻停止层。

根据本发明的一个实施例，芯片封装件还包括：第二聚合物层，位于所述介电层上方；以及导电连接件，位于所述第二聚合物层上方并且电连接至所述导电部件。

本发明的实施例还提供了一种芯片封装件，包括：半导体管芯；模塑料层，至少部分地包封所述半导体管芯；保护层，位于所述半导体管芯和所述模塑料层上方；介电层，位于所述保护层上方，其中，所述介电层比所述保护层硬，以及导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

根据本发明的一个实施例，其中，所述保护层具有平坦的顶面。

根据本发明的一个实施例，其中，所述保护层的位于所述模塑料层上的第一部分比所述保护层的位于所述半导体管芯上的第二部分厚。

根据本发明的一个实施例，其中，所述介电层不是由聚合物材料制成。

根据本发明的一个实施例，其中，介于所述保护层和所述模塑料层之间的界面介于所述保护层和所述半导体管芯之间的界面与所述半导体管芯的底部之间。

本发明的实施例还提供了一种用于形成芯片封装件的方法，包括：在半导体管芯上方形成模塑料层以至少部分地包封所述半导体管芯；在所述半导体管芯和所述模塑料层上方形成聚合物层；在所述聚合物层上方形成介电层，其中，所述介电层由半导体氧化物材料制成；以及在所述介电层中形成导电部件。

根据本发明的一个实施例，方法还包括：在所述介电层的形成之前平坦化所述聚合物层。

根据本发明的一个实施例，其中，使用汽相沉积工艺形成所述介电层。

根据本发明的一个实施例，其中，所述导电部件的形成包括：在所述介电层中形成部件开口；在所述介电层上方形成导电材料以填充所述部件开口；以及平坦化所述导电材料以去除所述部件开口外侧的导电材料，从而使得所述导电材料的剩余部分形成所述导电部件。

根据本发明的一个实施例，其中，所述部件开口包括彼此连接的通路孔和沟槽。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种芯片封装件，包括：

半导体管芯；

封装层，至少部分地包封所述半导体管芯；

聚合物层，位于所述半导体管芯和所述封装层上方；

介电层，位于所述聚合物层上方，其中，所述介电层由半导体氧化物材料制成；以及

导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

2.根据权利要求1所述的芯片封装件，其中，所述聚合物层与所述导电部件直接接触。

3.根据权利要求1所述的芯片封装件，其中，所述聚合物层与所述封装层直接接触。

4.根据权利要求1所述的芯片封装件，其中，所述介电层与所述聚合物层直接接触。

5.根据权利要求1所述的芯片封装件，还包括第二半导体管芯，其中，所述封装层至少部分地包封所述第二半导体管芯。

6.根据权利要求5所述的芯片封装件，其中，所述第二半导体管芯通过所述介电层中的第二导电部件电耦合至所述半导体管芯。

7.根据权利要求5所述的芯片封装件，其中，所述介电层和所述导电部件的顶面共平面。

8.根据权利要求1所述的芯片封装件，还包括：

第二介电层，位于所述介电层和所述导电部件上方，其中，所述第二介电层包括半导体氧化物材料；以及

第二导电部件，位于所述第二介电层中并且电连接至所述导电部件。

9.一种芯片封装件，包括：

半导体管芯；

模塑料层，至少部分地包封所述半导体管芯；

保护层，位于所述半导体管芯和所述模塑料层上方；

介电层，位于所述保护层上方，其中，所述介电层比所述保护层硬，以及

导电部件，位于所述介电层中，其中，所述导电部件电连接至所述半导体管芯的导电焊盘。

10.一种用于形成芯片封装件的方法，包括：

在半导体管芯上方形成模塑料层以至少部分地包封所述半导体管芯；

在所述半导体管芯和所述模塑料层上方形成聚合物层；

在所述聚合物层上方形成介电层，其中，所述介电层由半导体氧化物材料制成；以及

在所述介电层中形成导电部件。