CN106601677A - 一种半导体器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOS LDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET器件制备过程中通常会在源漏区上通过外延形成抬升的源漏，以在所述沟道引入应力，同时减小源漏外延电阻和接触电阻，在抬升源漏外延过程中通常会有高温工艺，例如H2预烘烤等，其温度能够达到780-850℃，在所述较高的温度下会使FinFET器件中口袋注入离子的损失增大，特别是对于PMOS中的B离子的损失，此外，还会造成外延电阻的增加，使FinFET器件性能降低。由于半导体器件尺寸的不断缩小，例如鳍片更加狭窄，这进一步加剧了B离子的损失以及口袋注入的遮蔽效应(shadow effect)。
因此，为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；
步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；
步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOSLDD扩展区；
步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；
步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；
步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
可选地，在所述步骤S4中，所述预烘烤选用H2预烘烤。
可选地，在所述步骤S4中，所述预烘烤温度为780-850℃。
可选地，在所述步骤S5中，外延生长SiGe并原位掺杂B，以形成所述PMOS抬升源漏。
可选地，在所述步骤S3中在所述LDD离子注入之前还进一步包括在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁的步骤。
可选地，所述方法还进一步包括：
步骤S7：在所述NMOS栅极的两侧形成第二凹槽并在所述第二凹槽中外延生长第二半导体材料层，以形成NMOS抬升源漏。
可选地，所述方法还进一步包括：
步骤S8：在所述NMOS抬升源漏以及所述PMOS抬升源漏上执行离子注入步骤；
步骤S9：执行退火步骤。
可选地，所述步骤S1包括：
步骤S11：提供半导体衬底并图案化，以在所述NMOS区域和所述PMOS区域中形成所述鳍片；
步骤S12：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出所述鳍片至目标高度；
步骤S13：在所述鳍片上形成栅极材料层并图案化，以形成环绕所述鳍片的所述NMOS栅极和所述PMOS栅极。
本发明还提供了一种如上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在形成鳍片之后在所述鳍片上形成环绕所述鳍片的栅极，然后对所述NMOS进行口袋离子注入，在形成间隙壁之后执行NMOS LDD离子注入，而不对所述PMOS进行口袋注入和LDD注入，然后在所述PMOS栅极两侧进行蚀刻形成凹槽，并进行H2预烘焙，接着外延生长SiGe并原位掺杂B，然后执行退火，在退火过程中使B扩散至所述PMOS的LDD扩展区中，最后形成NMOS抬升源漏并进行离子注入，通过对所述工艺顺序的调整可以避免在并进行H2预烘焙过程中PMOS中B的损失，不但可以减小外延电阻，还可以消除口袋注入的遮蔽效应(shadow effect)，使FinFET器件性能提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1j本发明中所述半导体器件的制备过程示意图；
图2为制备本发明所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例一
下面结合图1a-1j、图2对本发明所述半导体器件以及制备方法做进一步的说明。
执行步骤201，提供半导体衬底101并执行离子注入，以形成阱。
在该步骤中所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
其中所述半导体衬底包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
接着在所述半导体衬底101上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
接着执行步骤202，在半导体衬底101上形成多个鳍片102，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
如图1a所示，具体的形成方法包括：在半导体衬底201上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底101以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底101以在其上形成鳍片结构。
进一步，在该步骤中还可以进一步包含执行沟道停止注入，以形成穿通停止层，所述沟道停止注入的注入离子为碳离子、氮离子或者二者的组合，注入离子相对于垂直于半导体衬底101的方向的入射角度为10°-20°。
执行步骤203，沉积隔离材料层103，以覆盖所述鳍片结构。
具体地，如图1b所示，沉积隔离材料层103，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层103的材料可以选择氧化物，例如HARP。
然后回蚀刻所述隔离材料层103，至所述鳍片的目标高度。
具体地，如图1a所示，回蚀刻所述隔离材料层103，以露出部分所述鳍片，进而形成具有特定高度的鳍片。作为示例，实施高温退火，以使隔离材料层103致密化，所述高温退火的温度可以为700℃-1000℃；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层中的氮化硅层，在一个实施例中，采用湿法蚀刻去除氮化硅层，所述湿法蚀刻的腐蚀液为稀释的氢氟酸；去除所述硬掩膜层中的氧化物层和部分隔离材料层103，以露出鳍片结构的部分，进而形成具有特定高度的鳍片结构。
执行步骤204，在所述隔离材料层上形成栅极结构，所述栅极结构包括NMOS栅极结构和PMOS栅极结构，以覆盖所述鳍片。
具体地，如图1b所示，在该步骤中沉积栅极结构材料层104，所述栅极结构材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述栅极材料层，以形成环绕所述鳍片的栅极结构。
在该步骤中图案化所述栅极结构材料层，以形成环绕栅极结构，具体地，在所述栅极结构材料层上形成掩膜层叠层105，其中所述掩膜叠层包括依次沉积的氧化物层、金属硬掩膜层(例如NiT)、氧化物硬掩膜层，然后曝光显影，以形成开口，然后以所述掩膜叠层为掩膜蚀刻所述栅极结构材料层，以形成环绕栅极结构。
可选地，在所述鳍片和所述栅极结构之间还可以进一步形成栅极结构介电层。
所述方法还进一步包括热氧化步骤，以在所述栅极结构的表面上形成热氧化物层，所述热氧化步骤可以选用本领域常用的方法，在此做进一步的说明。
执行步骤205，在所述NMOS栅极的两侧执行口袋离子注入，以形成NMOS口袋区。
具体地，如图1c所示，在半导体衬底101上所述NMOS栅极的两侧分别执行口袋注入工艺(PKT，Pocket implantation)，形成口袋区，用于防止短沟道效应。
其中，口袋注入的元素类型可以为，P型元素氟化硼或硼，N型元素磷或砷。所述口袋注入的离子类型根据将要形成的半导体器件的电性决定。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行尖峰退火(Spike Anneal)，作为优选，所述尖峰退火温度为1000-1050℃。
在该步骤中为了方法之后的高温步骤中离子的损失，在PMOS中不执行所述口袋注入。
执行步骤206，在所述栅极结构的侧壁上形成偏移侧壁106。
具体地，如图1d所示，在步骤中沉积偏移侧壁材料层，以覆盖所述栅极结构，并执行全面蚀刻步骤，以去除所述栅极结构侧壁以外的所述偏移侧壁材料层，以形成所述偏移侧壁106。
其中，所述偏移侧壁106可以选用本领域常用的材料，在本申请中所述偏移侧壁106选用SiN。
执行步骤207，在所述NMOS栅极的两侧执行离子注入，以在所述栅极结构的两侧形成源漏扩展区(SDE)。
具体地，如图1e所示，在该步骤中可以使用剂量较大的离子注入，在此不再赘述。
在该步骤中为了方法之后的高温步骤中离子的损失，在PMOS中不执行所述离子注入注入。
执行步骤208，在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述凹槽以及所述半导体衬底表面的残留物。
具体地，如图1f所示，在本发明中可以选用湿法蚀刻或者先干法蚀刻然后湿法蚀刻来形成所述凹槽，在本发明中选用TMAH、NH3H2O或KOH蚀刻所述半导体材料层，以形成Σ形凹槽。
在本发明中优选采用TMAH溶液进行蚀刻，并且所述TMAH溶液中TMAH的质量分数为5％-10％。
在形成所述凹槽之后还进一步H2预烘烤，所述预烘烤温度为780-850℃。
具体地，在形成所述凹槽之后通入氢气进行烘烤，其气体流量为的流量为100-5000sccm，需要严格控制所述氢气的含量，防止所述氢气在其爆炸极限范围之内烘烤压力为0.1-10torr。
执行步骤209，在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以在所述PMOS栅极的两侧形成抬升源漏。
具体地，如图1g所示，
在所述PMOS栅极两侧的鳍片上外延生长第一半导体材料层，以形成PMOS抬升源漏108。
在该步骤中在所述NMOS区域形成遮蔽层，以遮蔽所述NMOS区域，然后在所述PMOS栅极结构两侧的所述鳍片上选择性外延生长(SEG)形成所述SiGe层，具体地，选用含硅气体作为原料气体，选用含Ge气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiGe层。可选地，外延生长所述SiGe层的同时可以进行原位掺杂(in-situ doped)。
在本发明中优选选择性外延生长(SEG)。进一步，在本发明中在外延生长的同时还可以进行掺杂，例如在所述SiGe层掺杂B、P或As。
具体地，在外延所述SiGe层时通入GeH4，并选择H2作为载气，选择SiH2Cl2作为反应气体，选择H2作为载气，沉积的温度为500-950℃，优选为650-750℃，气体压力为10-100Torr，优选为20-40Torr，外延得到的所述SiGe层中Si和Ge的含量比为10:1-6:4。
外延的SiGe层的同时，通入砷烷AsH3、磷烷PH3或硼烷BH3进行掺杂，其中，所述掺杂浓度优选为1e14-8e21原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
执行步骤210，执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
具体地，如图1h所示，在该步骤中通过退火驱使所述掺杂的B离子进入所述PMOS LDD扩展区中，通过所述方法可以避免PMOS中掺杂B的损失，进一步提高器件的性能。
执行步骤211，在所述NMOS栅极两侧形成第二凹槽并在所述第二凹槽中生长第二半导体衬底材料层，以形成NMOS抬升源漏109。
具体地，如图1i所示，在所述NMOS栅极两侧形成第二凹槽,
然后在NMOS区域中在所述栅极结构的两侧外延生长SiC层，以形成抬升SiC源漏极。在本发明中采用选择性外延生长(SEG)形成所述SiC层，具体地，选用含硅气体作为原料气体，选用含C气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiC层。可选地，外延生长所述SiC层的同时可以进行原位掺杂(in-situ doped)，可以掺杂磷或者砷等，例如外延的同时通入含磷或砷的气体。
执行步骤209，在所述NMOS抬升源漏以及所述PMOS抬升源漏上执行离子注入步骤；
并进行快速热退火。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。
至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在形成鳍片之后在所述鳍片上形成环绕所述鳍片的栅极，然后对所述NMOS进行口袋离子注入，在形成间隙壁之后执行NMOS LDD离子注入，而不对所述PMOS进行口袋注入和LDD注入，然后在所述PMOS栅极两侧进行蚀刻形成凹槽，并进行H2预烘焙，接着外延生长SiGe并原位掺杂B，然后执行退火，在退火过程中使B扩散至所述PMOS的LDD扩展区中，最后形成NMOS抬升源漏并进行离子注入，通过对所述工艺顺序的调整可以避免在并进行H2预烘焙过程中PMOS中B的损失，不但可以减小外延电阻，还可以消除口袋注入的遮蔽效应(shadow effect)，使FinFET器件性能提高。
图2为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；
步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；
步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOSLDD扩展区；
步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；
步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；
步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
实施例二
本发明还提供了一种半导体器件，包括半导体衬底101以及阱。
所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
其中所述半导体衬底包括NMOS区域和PMOS区域，以形成NMOS器件和PMOS器件。
在半导体衬底101上形成有多个鳍片102，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
所述鳍片之间形成有隔离材料层103并部分覆盖所述鳍片结构。
在所述隔离材料层上形成有环绕所述鳍片的栅极结构，所述栅极结构包括NMOS栅极结构和PMOS栅极结构，以覆盖所述鳍片。
所述栅极结构可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
在NMOS栅极两侧形成有口袋区。例如在半导体衬底101上所述NMOS栅极的两侧分别执行口袋注入工艺(PKT，Pocket implantation)，形成口袋区，用于防止短沟道效应。
其中，口袋注入的元素类型可以为，P型元素氟化硼或硼，N型元素磷或砷。所述口袋注入的离子类型根据将要形成的半导体器件的电性决定。
在所述栅极结构的侧壁上形成有偏移侧壁106。其中，所述偏移侧壁106可以选用本领域常用的材料，在本申请中所述偏移侧壁106选用SiN。
在NMOS区域中，在所述栅极结构的两侧形成有源漏扩展区(SDE)。
在所述PMOS栅极两侧的鳍片上形成有PMOS抬升源漏108。所述PMOS抬升源漏108为SiGe并原位掺杂B。
在所述PMOS栅极的下方形成有PMOS LDD扩展区。所述PMOS LDD扩展区通过退火驱使所述掺杂的B离子进入所述PMOS LDD扩展区中，通过所述方法可以避免PMOS中掺杂B的损失，进一步提高器件的性能。
在NMOS区域中在所述栅极结构的两侧形成有SiC层，以形成抬升SiC源漏极。
本发明所述半导体器件通过对所述工艺顺序的调整可以避免在并进行H2预烘焙过程中PMOS中B的损失，不但可以减小外延电阻，还可以消除口袋注入的遮蔽效应(shadow effect)，使FinFET器件性能提高。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；
步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；
步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOSLDD扩展区；
步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；
步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；
步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述预烘烤选用H2预烘烤。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述预烘烤温度为780-850℃。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，外延生长SiGe并原位掺杂B，以形成所述PMOS抬升源漏。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S3中在所述LDD离子注入之前还进一步包括在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁的步骤。
6.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
步骤S7：在所述NMOS栅极的两侧形成第二凹槽并在所述第二凹槽中外延生长第二半导体材料层，以形成NMOS抬升源漏。
7.根据权利要求6所述的方法，其特征在于，所述方法还进一步包括：
步骤S8：在所述NMOS抬升源漏以及所述PMOS抬升源漏上执行离子注入步骤；
步骤S9：执行退火步骤。
8.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供半导体衬底并图案化，以在所述NMOS区域和所述PMOS区域中形成所述鳍片；
步骤S12：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出所述鳍片至目标高度；
步骤S13：在所述鳍片上形成栅极材料层并图案化，以形成环绕所述鳍片的所述NMOS栅极和所述PMOS栅极。
9.一种如权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148581A (zh) * | 2017-06-28 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109326645A (zh) * | 2017-07-31 | 2019-02-12 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
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| US11545562B2 (en) | 2017-07-31 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source and drain structure with reduced contact resistance and enhanced mobility |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130059A (zh) * | 2010-01-12 | 2011-07-20 | 台湾积体电路制造股份有限公司 | 集成电路的形成方法 |
| CN102194697A (zh) * | 2010-03-09 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法 |
| CN102646599A (zh) * | 2012-04-09 | 2012-08-22 | 北京大学 | 一种大规模集成电路中FinFET的制备方法 |
| US20140175554A1 (en) * | 2012-12-21 | 2014-06-26 | Stmicroelectronics , Inc. | Fully substrate-isolated finfet transistor |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130059A (zh) * | 2010-01-12 | 2011-07-20 | 台湾积体电路制造股份有限公司 | 集成电路的形成方法 |
| CN102194697A (zh) * | 2010-03-09 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法 |
| CN102646599A (zh) * | 2012-04-09 | 2012-08-22 | 北京大学 | 一种大规模集成电路中FinFET的制备方法 |
| US20140175554A1 (en) * | 2012-12-21 | 2014-06-26 | Stmicroelectronics , Inc. | Fully substrate-isolated finfet transistor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109087890B (zh) * | 2017-06-13 | 2020-10-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN109148581A (zh) * | 2017-06-28 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109326645A (zh) * | 2017-07-31 | 2019-02-12 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN109326645B (zh) * | 2017-07-31 | 2022-04-01 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| US11545562B2 (en) | 2017-07-31 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source and drain structure with reduced contact resistance and enhanced mobility |
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