CN106601624A - 一种化合物半导体的金属连线方法及结构 - Google Patents
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Abstract
本发明公开了一种化合物半导体的金属连线方法，是在化合物半导体组件上通过光刻于介质层形成槽孔之后，采用可等向蚀刻气体蚀刻光阻层，将蚀刻窗口的关键尺寸扩大5％～50％，再依次沉积金属于蚀刻窗口之内形成扩散阻挡层和金属连线层。本发明还公开了由上述方法制得的金属连线结构。由于扩散阻挡层不仅覆设于槽孔之内，还由槽孔侧壁延伸至覆盖外围的介质层，可完全将连线层金属阻挡在阻挡层金属之外，增进了器件的可靠度。
Description
技术领域
本发明涉及半导体技术，特别是涉及一种化合物半导体的金属连线方法及结构。
背景技术
在半导体集成电路的制作过程中，往往需要进行金属连线以实现特定的结构以及功能。现有的金属连线制程，是开孔将器件中预定进行金属连线区域的半导体基底表面暴露出来，通过蒸镀等方式在开孔之内半导体基底的表面沉积导电性良好的贵金属，例如金。对于三五族化合物半导体来说，金容易扩散到半导体基底之内而导致金容易扩散到半导体基底之内而导致器件可靠度异常，HTOL时间不能达到设计需求。现有技术中，先在开孔之内沉积扩散阻挡层，然后再沉积贵金属层，通过半导体基底和贵金属层之间的扩散阻挡层来阻止贵金属进入三五族半导体基底。
然而，由于蒸镀等沉积设备机台原理的局限性，扩散阻挡层的边缘和开孔内壁之间的衔接性不佳，贵金属仍然容易通过扩散阻挡层的边缘向下扩散至半导体基底之内而影响集成电路的整体性能，上述问题还是无法得到解决，器件的可靠度难以保证。
发明内容
本发明提供了一种化合物半导体的金属连线方法及结构，其克服了现有技术所存在的不足之处。
本发明解决其技术问题所采用的技术方案是：一种化合物半导体的金属连线方法包括以下步骤：
1)提供半导体组件，所述半导体组件包括三五族化合物半导体基底以及介质层，所述介质层设于所述半导体基底之上；
2)于所述介质层上形成光阻层，根据预设图形，对所述光阻层曝光、显影形成蚀刻窗口；
3)蚀刻对应所述蚀刻窗口内的介质层形成槽孔，以使所述槽孔之内的半导体基底裸露；
4)通过等向蚀刻气体蚀刻所述光阻层，将所述蚀刻窗口的关键尺寸扩大5％～50％；
5)于所述蚀刻窗口之内形成扩散阻挡层，所述扩散阻挡层覆盖所述槽孔并延伸至覆盖所述槽孔外周的所述介质层表面；
6)于所述蚀刻窗口之内的所述扩散阻挡层之上形成金属连线层；
7)剥离所述光阻层。
优选的，步骤5)中，所述扩散阻挡层是通过电镀或者蒸镀沉积钛和/或铂于所述蚀刻窗口之内形成，所述金属连线层是通过电镀或者蒸镀沉积金于所述扩散阻挡层之上形成。
优选的，所述扩散阻挡层是铂/钛/铂的叠层结构，厚度为10～80nm。
优选的，所述介质层是氮化硅，厚度为0.5～2μm。
优选的，所述半导体基底是砷化镓、氮化镓、磷化铟或磷化铟镓。
优选的，所述槽孔的尺寸为0.5～1.5μm，所述扩散阻挡层延伸至覆盖所述槽孔外周的所述介质层表面0.1～0.2μm。
优选的，步骤4)中，所述等向蚀刻气体是六氟化硫或氧气。
一种化合物半导体的金属连线结构，包括半导体组件，所述半导体组件包括三五族化合物半导体基底以及介质层，所述介质层设于所述半导体基底之上，还包括扩散阻挡层以及金属连线层；所述介质层设有槽孔，所述扩散阻挡层覆设于所述槽孔之内并延伸至覆盖所述槽孔外周的所述介质层表面，所述金属连线层设于所述扩散阻挡层之上。
优选的，所述扩散阻挡层是钛和/或铂，所述金属连线层是金。
优选的，所述扩散阻挡层是铂/钛/铂的叠层结构，厚度为10～80nm。
优选的，所述介质层是氮化硅，厚度为0.5～2μm。
优选的，所述半导体基底是砷化镓、氮化镓、磷化铟或磷化铟镓。
优选的，所述槽孔的尺寸为0.5～1.5μm，所述扩散阻挡层延伸至覆盖所述槽孔外周的所述介质层表面0.1～0.2μm。
相较于现有技术，本发明在介质层上光刻形成槽孔之后，通过等向蚀刻气体对光阻进行进一步蚀刻而扩大光阻的蚀刻窗口，而后依次沉积扩散阻挡层和金属连线层，扩散阻挡层覆盖槽孔并延伸至槽孔之外的介质层之上，将金属连线层与半导体基底完全隔绝，避免了金属连线层的金属由槽孔内扩散阻挡层的边缘渗入，效果好，增加了器件的可靠度。此外，本发明的方法可直接在现有通用设备上实施，无需对金属沉积机台进行额外的改进，也适用于现有的集成电路制造工艺，适用性高，成本低，适合于实际推广应用。
附图说明
图1～图5依次是本发明的方法流程中各步骤所形成的结构示意图；
图6是图5的局部放大示意图。
具体实施方式
以下结合附图及实施例对本发明作进一步详细说明。本发明的各附图仅为示意以更容易了解本发明，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。此外，图中所示的元件及结构的个数、层的厚度及层间的厚度对比，均仅为示例，并不以此进行限制，实际可依照设计需求进行调整。
参考图1～图5的工艺流程图，以下实施例具体说明一种化合物半导体的金属连线方法。
参考图1，提供半导体组件，所述半导体组件包括三五族化合物半导体基底1以及介质层2，所述介质层2设于所述半导体基底1之上。本实施例中，半导体组件是集成电路制作中已部分完成器件制程的晶片，图中所述半导体基底1之上已形成有用于实现特定功能的元器件3，元器件3可以是例如晶体管结构等。进一步，介质层2包括第一介质层21和第二介质层22，第一介质层21覆盖半导体基底1表面，元器件3设置于第一介质层21表面上，第二介质层22覆盖元器件3表面和第一介质层21裸露的表面。半导体基底1可以是砷化镓、氮化镓、磷化铟或磷化铟镓等三五族化合物半导体。介质层2可以是氮化硅等，整体厚度范围为0.5～2μm。
参考图2，于所述介质层2上涂布光阻形成光阻层4，根据预设图形，对所述光阻层4进行曝光、显影形成蚀刻窗口4a，蚀刻窗口4a的关键尺寸(CD:critical dimension)在0.5～1.5μm。所用光阻可以是正光阻或负光阻，此外，此处亦可以采用图像反转制成。然后用六氟化硫或者四氟化碳气体进行干法蚀刻，将所述蚀刻窗口4a内的介质层蚀刻掉并形成槽孔2a，以使所述槽孔2a之内的半导体基底1裸露。
参考图3，用可以等向蚀刻的气体，例如六氟化硫或氧气蚀刻所述光阻层4，将所述蚀刻窗口4a的关键尺寸扩大0.1～0.5μm形成蚀刻窗口4b。
参考图4，采用金属蒸镀或者电镀等方法在扩大后的蚀刻窗口4b之内沉积金属形成扩散阻挡层5，所述扩散阻挡层5的金属可以是钛和/或铂，优选为铂/钛/铂的叠层结构，厚度为10～80nm。由于蚀刻窗口4b大于槽孔2a，扩散阻挡层5形成于槽孔2a之内的半导体基底1表面，覆盖槽孔2a的侧壁并向四周延伸至覆盖所述槽孔2a外周的所述介质层2表面0.1～0.2μm。随之，采用金属蒸镀或者电镀等方法沉积金属形成金属连线层6于扩散阻挡层5之上，所述金属连线层6的金属可以是金等导电性良好而易扩散的金属。
参考图5，采用N-甲基吡咯烷酮等化学药液将光阻层4剥离，留下所需金属图形，形成了本实施例的化合物半导体的金属连线结构。
参考图6，由上述方法制得的一种化合物半导体的金属连线结构，包括半导体组件，所述半导体组件包括三五族化合物半导体基底1、介质层2、扩散阻挡层5以及金属连线层6。所述介质层2设于所述半导体基底1之上，所述半导体基底1是砷化镓、氮化镓、磷化铟或磷化铟镓，所述介质层2是氮化硅且厚度为0.5～2μm。所述介质层2设有槽孔2a，槽孔2a的尺寸为0.5～1.5μm。所述扩散阻挡层5覆设于所述槽孔2a之内以与所述半导体基底1相接，并延伸至覆盖所述槽孔2a外周的所述介质层2表面0.1～0.2μm范围，所述金属连线层6设于所述扩散阻挡层5之上。所述扩散阻挡层5是钛和/或铂，优选为铂/钛/铂的叠层结构，厚度为10～80nm；所述金属连线层6是金。由于扩散阻挡层5不仅覆设于槽孔2a之内，还由槽孔侧壁延伸至外围的介质层，其宽度大于槽孔2a的宽度，可完全将连线层金属阻挡在阻挡层金属之外，增进了器件的可靠度。
上述实施例仅用来进一步说明本发明的一种化合物半导体的金属连线方法及结构，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
Claims (13)
1.一种化合物半导体的金属连线方法，其特征在于包括以下步骤：
1)提供半导体组件，所述半导体组件包括三五族化合物半导体基底以及介质层，所述介质层设于所述半导体基底之上；
2)于所述介质层上形成光阻层，根据预设图形，对所述光阻层曝光、显影形成蚀刻窗口；
3)蚀刻对应所述蚀刻窗口内的介质层形成槽孔，以使所述槽孔之内的半导体基底裸露；
4)通过等向蚀刻气体蚀刻所述光阻层，将所述蚀刻窗口的关键尺寸扩大5％～50％；
5)于所述蚀刻窗口之内形成扩散阻挡层，所述扩散阻挡层覆盖所述槽孔并延伸至覆盖所述槽孔外周的所述介质层表面；
6)于所述蚀刻窗口之内的所述扩散阻挡层之上形成金属连线层；
7)剥离所述光阻层。
2.根据权利要求1所述的化合物半导体的金属连线方法，其特征在于：步骤5)中，所述扩散阻挡层是通过电镀或者蒸镀沉积钛和/或铂于所述蚀刻窗口之内形成，所述金属连线层是通过电镀或者蒸镀沉积金于所述扩散阻挡层之上形成。
3.根据权利要求2所述的化合物半导体的金属连线方法，其特征在于：所述扩散阻挡层是铂/钛/铂的叠层结构，厚度为10～80nm。
4.根据权利要求1或3所述的化合物半导体的金属连线方法，其特征在于：所述介质层是氮化硅，厚度为0.5～2μm。
5.根据权利要求1所述的化合物半导体的金属连线方法，其特征在于：所述半导体基底是砷化镓、氮化镓、磷化铟或磷化铟镓。
6.根据权利要求1所述的化合物半导体的金属连线方法，其特征在于：所述槽孔的尺寸为0.5～1.5μm，所述扩散阻挡层延伸至覆盖所述槽孔外周的所述介质层表面0.1～0.2μm。
7.根据权利要求1所述的化合物半导体的金属连线方法，其特征在于：步骤4)中，所述等向蚀刻气体是六氟化硫或氧气。
8.一种化合物半导体的金属连线结构，包括半导体组件，所述半导体组件包括三五族化合物半导体基底以及介质层，所述介质层设于所述半导体基底之上，其特征在于：还包括扩散阻挡层以及金属连线层；所述介质层设有槽孔，所述扩散阻挡层覆设于所述槽孔之内并延伸至覆盖所述槽孔外周的所述介质层表面，所述金属连线层设于所述扩散阻挡层之上。
9.根据权利要求8所述的化合物半导体的金属连线结构，其特征在于：所述扩散阻挡层是钛和/或铂，所述金属连线层是金。
10.根据权利要求9所述的化合物半导体的金属连线结构，其特征在于：所述扩散阻挡层是铂/钛/铂的叠层结构，厚度为10～80nm。
11.根据权利要求8或10所述的化合物半导体的金属连线结构，其特征在于：所述介质层是氮化硅，厚度为0.5～2μm。
12.根据权利要求8所述的化合物半导体的金属连线结构，其特征在于：所述半导体基底是砷化镓、氮化镓、磷化铟或磷化铟镓。
13.根据权利要求8所述的化合物半导体的金属连线结构，其特征在于：所述槽孔的尺寸为0.5～1.5μm，所述扩散阻挡层延伸至覆盖所述槽孔外周的所述介质层表面0.1～0.2μm。
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| CN (1) | CN106601624B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110429028A (zh) * | 2019-08-01 | 2019-11-08 | 福建省福联集成电路有限公司 | 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件 |
| CN111712927A (zh) * | 2018-02-20 | 2020-09-25 | 索尼半导体解决方案公司 | 导电结构、形成导电结构的方法以及半导体设备 |
| WO2021208997A1 (zh) * | 2020-04-15 | 2021-10-21 | 苏州能讯高能半导体有限公司 | 电极的制造方法、电极及半导体器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681549A (zh) * | 2012-09-14 | 2014-03-26 | 台湾积体电路制造股份有限公司 | 通孔结构及方法 |
| CN103943599A (zh) * | 2013-01-17 | 2014-07-23 | 中国科学院微电子研究所 | 互连结构及其制造方法 |
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2016
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681549A (zh) * | 2012-09-14 | 2014-03-26 | 台湾积体电路制造股份有限公司 | 通孔结构及方法 |
| US20150357263A1 (en) * | 2012-09-14 | 2015-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through Via Structure |
| CN103943599A (zh) * | 2013-01-17 | 2014-07-23 | 中国科学院微电子研究所 | 互连结构及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111712927A (zh) * | 2018-02-20 | 2020-09-25 | 索尼半导体解决方案公司 | 导电结构、形成导电结构的方法以及半导体设备 |
| CN110429028A (zh) * | 2019-08-01 | 2019-11-08 | 福建省福联集成电路有限公司 | 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件 |
| CN110429028B (zh) * | 2019-08-01 | 2021-11-19 | 福建省福联集成电路有限公司 | 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件 |
| WO2021208997A1 (zh) * | 2020-04-15 | 2021-10-21 | 苏州能讯高能半导体有限公司 | 电极的制造方法、电极及半导体器件 |
| CN113539806A (zh) * | 2020-04-15 | 2021-10-22 | 苏州能讯高能半导体有限公司 | 电极的制造方法、电极及半导体器件 |
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