CN106571356A - 封装上封装构件 - Google Patents

Abstract

本发明公开了一种封装上封装构件，包含有一下芯片封装，包含有：一中介层，其具有一第一面以及相对所述第一面的一第二面；至少一芯片，通过多数个导电栓塞设置在所述第一面的一芯片安装区域内；一模塑料，设于所述第一面，邻近所述至少一芯片；多数个周边凸块结构，位于一周边区域内，且贯穿所述模塑料，其中各所述周边凸块结构包含一埋入在所述模塑料内的导电柱体以及一直接堆叠在所述导电柱体的部分穿模通孔；多数个锡球，设置在所述第二面上；及一上芯片封装，设置在所述下芯片封装之上，连接所述多数个周边凸块结构。

Description

封装上封装构件

技术领域

本发明涉及半导体封装技术领域，特别涉及一种封装上封装(Package-on-Package,PoP)构件。

背景技术

随着半导体制造技术近来的进步，微电子组件变得更小，而这些组件内的电路变得越来越密集。为了使微电子组件的尺寸变得更小，微电子组件中的各个器件的封装及组装必须变得更加紧密。

为了满足更小的空间与更高密度的要求，所述领域目前已发展出3D堆叠封装，例如封装上封装(PoP)构件。一般而言，封装上封装构件包含一个通常包含一半导体芯片的上封装，接合到一个通常包含另一半导体芯片的下封装。在封装上封装设计中，上封装可通过周边焊球或穿模通孔与下封装互相连接。

然而，现有的封装上封装技术还不能提供具有非常紧密的间距的堆叠结构。另外，现有的封装上封装技术的外形因子(form factor)偏高并且有翘曲控制问题。因此，所述技术领域仍需要一种尺寸较薄并且具有微细间距的封装上封装构件及制作方法。

发明内容

本发明的主要目的在提供一半导体装置，特别是一种具有封装上封装组态的半导体装置。

本发明披露一种封装上封装构件，包含有一下芯片封装，其中所述下芯片封装包含有：一中介层，其具有一第一面以及相对所述第一面的一第二面；至少一芯片，通过多数个凸块设置在所述第一面的一芯片安装区域内；一模塑料，设于所述第一面，邻近所述至少一芯片；多数个周边凸块结构，位于一周边区域内，且贯穿所述模塑料，其中各所述周边凸块结构包含一埋入在所述模塑料内的导电柱体以及一直接堆叠在所述导电柱体的部分穿模通孔。多数个锡球，设置在所述下芯片封装的所述第二面上。一上芯片封装，设置在所述下芯片封装之上，连接所述多数个周边凸块结构。其中，所述导电柱体与所述部分穿模通孔之间具有一底切结构。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图只供参考与说明用，并非用来对本发明加以限制。

附图说明

图1到图16是依据本发明实施例所绘制的封装上封装构件的制作方法的剖面示意图。

其中，附图标记说明如下：

1 封装上封装构件

10、20 芯片封装

102 芯片安装区域

104 周边区域

201 经模塑的半导体芯片

250 BGA锡球

300、600 载板

310 钝化层

400 中介层

410 重分布层

412 介电层

412a 锡焊盘

413 钝化层

413a、413b 开孔

414 金属层

415a 第一凸块焊盘

415b 第二凸块焊盘

416 导电层

420a、420b 覆晶芯片或裸晶

421 端点

500 模塑料

502b 开孔

504b 部分穿模通孔

510、520 光刻胶层

510a、510b、520b 开孔

514a、514b、524b 导电栓塞

520 焊锡凸块或锡球

530 防焊层

624 导电柱体

724 周边凸块结构

725 底切结构

具体实施方式

在以下详细描述中，请参考附图，这些附图构成本说明书的一部分，其用来辅助说明并例示本发明具体实施方案。这些实施方案被详细的描述以使本领域的技术人员能够实践本发明。当然，其他实施例也可以被利用，且在不脱离本发明的范围下，可以做出结构上的变化。

因此，以下的详细描述，不应被视为具有限制意义，并且本发明的范围应由所附权利要求书所定义，其发明内容应同时考量等效物的全部范围。

本发明的一个或多个实施方案将参照附图描述，其中以相同标号来表示相同器件，且其中例示的结构不一定按比例绘制。以下，术语“裸晶”、“芯片”、“半导体芯片”，和“半导体裸晶”在整个说明书中是可互换使用。

请参考图1到图16，是依据本发明实施例所绘制的封装上封装构件的制作方法剖面示意图。

如图1所示，首先提供一载板300。载板300可以是一可被卸下或撕除的基板材料，且可以具有一黏着层(图未示)，但不限于此。接着，在载板300的一上表面可以形成至少一介电层或一钝化层310。钝化层310可以包含有机材料，例如聚酰亚胺(polyimide,PI)，或无机材料，例如氮化硅、氧化硅等等。

如图2所示，接着，在钝化层310上形成一重分布层(redistribution layer,RDL)410。所述重分布层410可以包含至少一介电层412以及至少一金属层414。其中，介电层412可以包含有机材料，例如聚酰亚胺，或无机材料，例如氮化硅、氧化硅等等，但不限于此。金属层414可以包含铝、铜、钨、钛、氮化钛等等。

根据本发明实施例，所述金属层414可以包含多数个从介电层412的一上表面显露出来的第一凸块焊盘415a以及第二凸块焊盘415b。第一凸块焊盘415a是设置在一芯片安装区域102内，而虚设的第二凸块焊盘415b则设置在芯片安装区域102外，例如一围绕芯片安装区域102的周边区域104内。接着，可以继续在所述介电层412上形成一钝化层413，例如聚酰亚胺或防焊材料。

如图3所示，接着可以进行一光刻工艺以及一蚀刻工艺，于钝化层413中形成多数个开孔413a及开孔413b。其中，开孔413a及开孔413b分别显露出所述第一凸块焊盘415a以及第二凸块焊盘415b。接着，在钝化层413上以及开孔413a、413b内形成一均厚的导电层416，例如凸块下金属层(Under Bump Metallurgy,UBM)。举例来说，所述导电层416可以包含铜或镍，但不限于此。

如图4所示，接着于所述导电层416上涂布一光刻胶层510，然后，将所述光刻胶层510图案化，例如，利用已知的光刻工艺，如此分别在开孔413a及开孔413b的正上方形成多数个开孔510a及开孔510b。

如图5所示，接着进行一电镀工艺，使开孔413a、510a以及开孔413b、510b内分别被导电栓塞514a以及导电栓塞514b填满。根据本发明实施例，所述电镀工艺可以包含铜电镀工艺，但不限于此。所述导电栓塞514a以及导电栓塞514b彼此分离，不相连接。根据本发明实施例，所述导电栓塞514a可以包含铜、铝、钨、钛、氮化钛等。根据本发明实施例，所述导电栓塞514b可以包含铜、铝、钨、钛、氮化钛等。

如图6所示，接着可以在光刻胶层510以及导电栓塞514a、514b上涂布另一光刻胶层520。然后，将所述光刻胶层520图案化，例如，利用已知的光刻工艺，如此分别在导电栓塞514b的正上方形成多数个开孔520b。此时，导电栓塞514a则是被光刻胶层520覆盖住，未被显露出来。

如图7所示，接着进行一电镀工艺，使开孔520b内被导电栓塞524b填满。根据本发明实施例，所述电镀工艺可以包含铜电镀工艺，但不限于此。所述导电栓塞524b只形成在开孔520b内。根据本发明实施例，所述导电栓塞524b可以包含铜、铝、钨、钛、氮化钛等。

如图8所示，接着完全去除光刻胶层520以及光刻胶层510，显露出导电栓塞514a、514b以及导电栓塞524b。其中，导电栓塞514b以及导电栓塞524b堆叠构成一导电柱体624。接下来，进行一蚀刻工艺，选择性的从钝化层413的上表面去除部分的导电层416。此时，位于周边区域104内的各导电柱体624，其包含堆叠的导电栓塞514b及导电栓塞524b，是高于设置在芯片安装区域102内的导电栓塞514a。

如图9所示，接下来，将个别的覆晶芯片或裸晶420a及420b，以有源面朝下面对重分布层410的方位，安装连接到芯片安装区域102内的导电栓塞514a上，因此构成一芯片对晶圆(chip-to-wafer,C2W)堆叠结构。所述覆晶芯片或裸晶420a及420b可以分别通过分布在其有源面上的端点421与导电栓塞514a连接。所述覆晶芯片或裸晶420a及420b可以是具有特定功能的有源集成电路芯片，例如，绘图处理芯片、中央处理器芯片或存储器芯片等等。

另外，可以另选择在各个覆晶芯片或裸晶420a、420b下方涂布一底胶(图未示)。值得注意的是，导电柱体624具有一上表面，其低于各个覆晶芯片或裸晶420a、420b的上表面。

如图10所示，在完成上述芯片安装接合步骤后，接着形成一模塑料500。所述模塑料500覆盖已安装好的覆晶芯片或裸晶420a及420b、凸出的导电柱体624，以及钝化层413的上表面。所述模塑料500可以经过一固化工艺使其固化。所述模塑料500，例如，可以包含环氧树脂及硅填充物，但不限于此。

如图11所示，可选择性的对所述模塑料500的上表面进行一抛光工艺，以移除掉模塑料500的一上部。此时，模塑料500的上表面经抛光后可以与覆晶芯片或裸晶420a及420b的上表面齐平。

接着，进行一激光钻孔工艺，于模塑料500中形成开孔502b，分别通过开孔502b显露出各个导电柱体624的上表面。需理解的是，所述开孔502b可以通过其他方式形成，例如机械钻孔或蚀刻。所述开孔502b可以具有向下渐缩的倾斜侧壁轮廓。所述开孔502b在模塑料500的上表面处的孔洞尺寸较宽，而在接近导电柱体624的孔洞底部的尺寸较小。

如图12所示，接着进行一另一电镀工艺，使所述开孔502b填满导电材料，如此形成一部分穿模通孔(partial through-mold-via,partial TMV)504b。根据本发明实施例，所述电镀工艺可以包含铜电镀工艺，但不限于此。所述部分穿模通孔504b只形成在各个开孔502b内。所述导电材料可以包含铜、铝、钨、钛、氮化钛等。

本发明的优点在于用来形成部分穿模通孔504b的开孔502b具有较小的深宽比(aspect ratio)，因此，工艺的良率及产能可以获得改善，且具有较大的工艺余裕(processwindow)。

根据本发明实施例，所述部分穿模通孔504b以及导电柱体624共同构成一周边凸块结构724，其贯穿模塑料500的整个厚度。所述部分穿模通孔504b具有与开孔502b相符的渐缩轮廓。由于所述部分穿模通孔504b在底部的宽度较小，因此所述部分穿模通孔504b与导电柱体624之间会有一底切结构725。

如图13所示，接着，在模塑料500上黏贴一载板600，使所述周边凸块结构724的上表面直接接触到载板600。同样的，载板600可以是一可被卸下或撕除的基板材料，且可以具有一黏着层(图未示)，但不限于此。载板600可以提供一临时性的支撑。接着，将载板300移除，以显露出钝化层310的一主表面。重分布层410以及钝化层310可作为一中介层400。上述去除载板300的步骤，可以利用激光或紫外线照射等方式进行，但不限于此。

如图14所示，在移除载板300后，可以继续在钝化层310中形成开口，分别显露出锡焊盘412a，然后，可以在显露出的锡焊盘412a上分别形成焊锡凸块(如C4凸块)或锡球(如BGA锡球)520。此外，形成锡球520之前，可选择在钝化层310上形成一介电层或一防焊层530。

如图15所示，接着，将载板600移除，以显露出所述周边凸块结构724的上表面。接着，对图中的晶圆级封装进行切割，形成个别的芯片封装10。例如，在进行切割之前，图中的晶圆级封装可以先以凸块或锡球520朝下，并且接触到切割胶带650的方式，黏贴到一切割胶带650。

如图16所示，接着将一包含一经模塑的半导体芯片201的芯片封装(上芯片封装)20，安装并连接到芯片封装(下芯片封装)10上，如此构成一封装上封装构件1。所述的经模塑的半导体芯片201可以包含一动态随机存取存储器(DRAM)芯片，但不限于此。所述芯片封装20可以包含多数个球栅阵列(Ball grid array,BGA)锡球250，其对准并接合所述周边凸块结构724。所述芯片封装20通过周边凸块结构724以及重分布层410与所述芯片封装10电连接。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种封装上封装构件，其特征在于，包含有:

一下芯片封装，包含有：

一中介层，其具有一第一面以及相对所述第一面的一第二面；

至少一芯片，通过多数个凸块设置在所述第一面的一芯片安装区域内；

一模塑料，设于所述第一面，邻近所述至少一芯片；

多数个周边凸块结构，位于一周边区域内，且贯穿所述模塑料，其中各所述周边凸块结构包含一埋入在所述模塑料内的导电柱体以及一直接堆叠在所述导电柱体的部分穿模通孔；以及

多数个锡球，设置在所述第二面上；以及

一上芯片封装，设置在所述下芯片封装之上，连接所述多数个周边凸块结构。

2.根据权利要求1所述的封装上封装构件，其特征在于，所述中介层包含一重分布层。

3.根据权利要求2所述的封装上封装构件，其特征在于，所述重分布层包含至少一介电层以及至少一金属层。

4.根据权利要求1所述的封装上封装构件，其特征在于，所述上芯片封装包含至少一经模塑的半导体芯片。

5.根据权利要求1所述的封装上封装构件，其特征在于，所述导电柱体的一上表面是高于所述凸块的上表面。

6.根据权利要求1所述的封装上封装构件，其特征在于，所述导电柱体与所述部分穿模通孔之间具有一底切结构。

7.根据权利要求1所述的封装上封装构件，其特征在于，所述导电柱体包含一第一导电栓塞以及一堆叠于所述第一导电栓塞上的一第二导电栓塞。

8.根据权利要求7所述的封装上封装构件，其特征在于，所述第一导电栓塞包含铜、铝、钨、钛，或氮化钛。

9.根据权利要求8所述的封装上封装构件，其特征在于，所述第二导电栓塞包含铜、铝、钨、钛，或氮化钛。

10.根据权利要求1所述的封装上封装构件，其特征在于，所述部分穿模通孔包含铜、铝、钨、钛，或氮化钛。