[go: up one dir, main page]

CN106548806A - 一种能够防御dpa攻击的移位寄存器 - Google Patents

一种能够防御dpa攻击的移位寄存器 Download PDF

Info

Publication number
CN106548806A
CN106548806A CN201610892330.5A CN201610892330A CN106548806A CN 106548806 A CN106548806 A CN 106548806A CN 201610892330 A CN201610892330 A CN 201610892330A CN 106548806 A CN106548806 A CN 106548806A
Authority
CN
China
Prior art keywords
input
oxide
semiconductor
metal
door
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610892330.5A
Other languages
English (en)
Other versions
CN106548806B (zh
Inventor
汪鹏君
钱浩宇
张会红
李刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo University
Original Assignee
Ningbo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo University filed Critical Ningbo University
Priority to CN201610892330.5A priority Critical patent/CN106548806B/zh
Publication of CN106548806A publication Critical patent/CN106548806A/zh
Priority to US15/687,546 priority patent/US10200193B2/en
Application granted granted Critical
Publication of CN106548806B publication Critical patent/CN106548806B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/003—Countermeasures against attacks on cryptographic mechanisms for power analysis, e.g. differential power analysis [DPA] or simple power analysis [SPA]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the primary-secondary type
    • H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明公开了一种能够防御DPA攻击的移位寄存器，包括四个主从D触发器、十二个二输入与非/与门、四个三输入或非/或门和四十个反相器构成移位寄存器，四个主从D触发器分别具有清零置位功能；优点在于通过利用传统移位寄存器原理和灵敏放大型逻辑电路实现该移位寄存器，采用TSMC 65nm CMOS工艺，Spectre仿真验证表明，本发明的移位寄存器逻辑功能正确，在多种PVT组合下NED均低于2.66％、NSD均低于0.63％，具有显著的防御差分功耗分析性能。

Description

一种能够防御DPA攻击的移位寄存器
技术领域
本发明涉及一种移位寄存器，尤其是涉及一种能够防御DPA攻击的移位寄存器。
背景技术
随着信息安全技术的发展，以密码芯片为主要部件的便携式设备得到广泛应用。然而，在运行加密算法时密码芯片会泄露各种与所处理的数据本身相关的物理信息，如能量消耗、电磁辐射和运行时间等。这些物理信息可以被攻击者用来对密码芯片进行旁道攻击(Side Channel Attack,SCA)盗取密钥。差分功耗分析(Differential Power Analysis,DPA)是旁道攻击中一种简单高效的攻击方法，极大降低了密码芯片的有效性。近年来，学者们提出了多种防御DPA攻击技术，如双电压单轨动态逻辑(Dual-voltage Single-railDynamic Logic,DSDL)、基于掩码的双轨预充逻辑(Masked Dual-Rail Pre-charge Logic,MDPL)和灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)等。由于缺少对称的下拉网络，DSDL求值速度慢；文献“于敬超,严迎建,吴雪涛,等.抗功耗攻击的逻辑电路研究[J].微电子学,2015(4):497-501.”中指出MDPL当输入信号之间存在延迟差异时，其防御DPA攻击性能较差。由于SABL具有工作速度快、防御DPA攻击性能好等特点，逐渐成为防御DPA攻击的常用方法。
移位寄存器是执行逻辑运算或储存信息的部件，广泛存在于数字加密系统中。研究表明移位寄存器是加密系统中能量消耗显著的部件之一，同时又因为它只在时钟沿到来时处理数据，相较于其他部件它的工作时序变化相对固定且易于辨识，因此在差分功耗分析中常利用它的能量消耗作为破解传统密码芯片的分析点。
鉴此，设计一种在具有正确的逻辑功能的基础上，具有显著的功耗恒定性能的能够防御DPA攻击的移位寄存器具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在具有正确的逻辑功能的基础上，具有显著的功耗恒定性能的能够防御DPA攻击的移位寄存器。
本发明解决上述技术问题所采用的技术方案为：一种能够防御DPA攻击的移位寄存器，包括第一主从D触发器、第二主从D触发器、第三主从D触发器、第四主从D触发器、第一二输入与非/与门、第二二输入与非/与门、第三二输入与非/与门、第四二输入与非/与门、第五二输入与非/与门、第六二输入与非/与门、第七二输入与非/与门、第八二输入与非/与门、第九二输入与非/与门、第十二输入与非/与门、第十一二输入与非/与门、第十二二输入与非/与门、第一三输入或非/或门、第二三输入或非/或门、第三三输入或非/或门、第四三输入或非/或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第三十二反相器、第三十三反相器、第三十四反相器、第三十五反相器、第三十六反相器、第三十七反相器、第三十八反相器、第三十九反相器和第四十反相器；所述的第一主从D触发器、所述的第二主从D触发器、所述的第三主从D触发器和所述的第四主从D触发器分别具有时钟端、输入端、反相输入端、输出端、反相输出端、清零置位端和反相清零置位端；所述的第一二输入与非/与门、所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门和所述的第十二二输入与非/与门分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、与非逻辑输出端和与逻辑输出端；所述的第一三输入或非/或门、所述的第二三输入或非/或门、所述的第三三输入或非/或门和所述的第四三输入或非/或门分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、第三输入端、第三反相输入端、或非逻辑输出端和或逻辑输出端；所述的第一二输入与非/与门的时钟端、所述的第二二输入与非/与门的时钟端、所述的第三二输入与非/与门的时钟端、所述的第四二输入与非/与门的时钟端、所述的第五二输入与非/与门的时钟端、所述的第六二输入与非/与门的时钟端、所述的第七二输入与非/与门的时钟端、所述的第八二输入与非/与门的时钟端、所述的第九二输入与非/与门的时钟端、所述的第十二输入与非/与门的时钟端、所述的第十一二输入与非/与门的时钟端、所述的第十二二输入与非/与门的时钟端、所述的第一三输入或非/或门的时钟端、所述的第二三输入或非/或门的时钟端、所述的第三三输入或非/或门的时钟端、所述的第四三输入或非/或门的时钟端、所述的第一主从D触发器的时钟端、所述的第二主从D触发器的时钟端、所述的第三主从D触发器的时钟端和所述的第四主从D触发器的时钟端连接且其连接端为所述的移位寄存器的时钟端；所述的第一二输入与非/与门的第一输入端为所述的移位寄存器的右移信号输入端，接入右移输入信号，所述的第一二输入与非/与门的第一反相输入端为所述的移位寄存器的反相右移信号输入端，接入反相右移输入信号；所述的第一二输入与非/与门的第二输入端、所述的第四二输入与非/与门的第二输入端、所述的第七二输入与非/与门的第二输入端和所述的第十二输入与非/与门的第二输入端连接且其连接端为所述的移位寄存器的右移使能信号输入端，接入右移使能信号，所述的第一二输入与非/与门的第二反相输入端、所述的第四二输入与非/与门的第二反相输入端、所述的第七二输入与非/与门的第二反相输入端和所述的第十二输入与非/与门的第二反相输入端连接且其连接端为所述的移位寄存器的反相右移使能信号输入端，接入反相右移使能信号；所述的第二二输入与非/与门的第一输入端、所述的第五二输入与非/与门的第一输入端、所述的第八二输入与非/与门的第一输入端和所述的第十一二输入与非/与门的第一输入端连接且其连接端为所述的移位寄存器的并入并出使能信号输入端，接入并入并出使能信号，所述的第二二输入与非/与门的第一反相输入端、所述的第五二输入与非/与门的第一反相输入端、所述的第八二输入与非/与门的第一反相输入端和所述的第十一二输入与非/与门的第一反相输入端连接且其连接端为所述的移位寄存器的反相并入并出使能信号输入端，接入反相并入并出使能信号，所述的第二二输入与非/与门的第二输入端为所述的移位寄存器的第一输入端，接入四位并行输入信号的第1位信号，所述的第二二输入与非/与门的第二反相输入端为所述的移位寄存器的第一反相输入端，接入四位反相并行输入信号的第1位信号，所述的第五二输入与非/与门的第二输入端为所述的移位寄存器的第二输入端，接入四位并行输入信号的第2位信号，所述的第五二输入与非/与门的第二反相输入端为所述的移位寄存器的第二反相输入端，接入四位反相并行输入信号的第2位信号，所述的第八二输入与非/与门的第二输入端为所述的移位寄存器的第三输入端，接入四位并行输入信号的第3位信号，所述的第八二输入与非/与门的第二反相输入端为所述的移位寄存器的第三反相输入端，接入四位反相并行输入信号的第3位信号，所述的第十一二输入与非/与门的第二输入端为所述的移位寄存器的第四输入端，接入四位并行输入信号的第4位信号，所述的第十一二输入与非/与门的第二反相输入端为所述的移位寄存器的第四反相输入端，接入四位反相并行输入信号的第4位信号，所述的第三二输入与非/与门的第一输入端、所述的第六二输入与非/与门的第一输入端、所述的第九二输入与非/与门的第一输入端和所述的第十二二输入与非/与门的第一输入端连接且其连接端为所述的移位寄存器的左移使能信号输入端，接入左移使能信号,所述的第三二输入与非/与门的第一反相输入端、所述的第六二输入与非/与门的第一反相输入端、所述的第九二输入与非/与门的第一反相输入端和所述的第十二二输入与非/与门的第一反相输入端连接且其连接端为所述的移位寄存器的反相左移使能信号输入端，接入反相左移使能信号,所述的第三二输入与非/与门的第二输入端、所述的第七二输入与非/与门的第一输入端和所述的第三十五反相器的输出端连接；所述的第三二输入与非/与门的第二反相输入端、所述的第七二输入与非/与门的第一反相输入端和所述的第三十六反相器的输出端连接；所述的第四二输入与非/与门的第一输入端和所述的第三十三反相器的输出端连接，所述的第四二输入与非/与门的第一反相输入端和所述的第三十四反相器的输出端连接，所述的第六二输入与非/与门的第二输入端、所述的第十二输入与非/与门的第一输入端和所述的第三十七反相器的输出端连接，所述的第六二输入与非/与门的第二反相输入端、所述的第十二输入与非/与门的第一反相输入端和所述的第三十八反相器的输出端连接，所述的第九二输入与非/与门的第二输入端和所述的第三十九反相器的输出端连接，所述的第九二输入与非/与门的第二反相输入端和所述的第四十反相器的输出端连接，所述的第十二二输入与非/与门的第二输入端为所述的移位寄存器的左移信号输入端，接入左移输入信号，所述的第十二二输入与非/与门的第二反相输入端为所述的移位寄存器的反相左移信号输入端，接入反相左移输入信号，所述的第一二输入与非/与门的与逻辑输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第一三输入或非/或门的第一反相输入端连接，所述的第一二输入与非/与门的与非逻辑输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第一三输入或非/或门的第一输入端连接，所述的第二二输入与非/与门的与逻辑输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第一三输入或非/或门的第二反相输入端连接，所述的第二二输入与非/与门的与非逻辑输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第一三输入或非/或门的第二输入端连接，所述的第三二输入与非/与门的与逻辑输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的第一三输入或非/或门的第三反相输入端连接，所述的第三二输入与非/与门的与非逻辑输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第一三输入或非/或门的第三输入端连接，所述的第四二输入与非/与门的与逻辑输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端和所述的第二三输入或非/或门的第一反相输入端连接，所述的第四二输入与非/与门的与非逻辑输出端和所述的第八反相器的输入端连接，所述的第八反相器的输出端和所述的第二三输入或非/或门的第一输入端连接，所述的第五二输入与非/与门的与逻辑输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端和所述的第二三输入或非/或门的第二反相输入端连接，所述的第五二输入与非/与门的与非逻辑输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端和所述的第二三输入或非/或门的第二输入端连接，所述的第六二输入与非/与门的与逻辑输出端和所述的第十一反相器的输入端连接，所述的第十一反相器的输出端和所述的第二三输入或非/或门的第三反相输入端连接，所述的第六二输入与非/与门的与非逻辑输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端和所述的第二三输入或非/或门的第三输入端连接，所述的第七二输入与非/与门的与逻辑输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端和所述的第三三输入或非/或门的第一反相输入端连接，所述的第七二输入与非/与门的与非逻辑输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的第三三输入或非/或门的第一输入端连接，所述的第八二输入与非/与门的与逻辑输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端和所述的第三三输入或非/或门的第二反相输入端连接，所述的第八二输入与非/与门的与非逻辑输出端和所述的第十六反相器的输入端连接，所述的第十六反相器的输出端和所述的第三三输入或非/或门的第二输入端连接，所述的第九二输入与非/与门的与逻辑输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第三三输入或非/或门的第三反相输入端连接，所述的第九二输入与非/与门的与非逻辑输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第三三输入或非/或门的第三输入端连接，所述的第十二输入与非/与门的与逻辑输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第四三输入或非/或门的第一反相输入端连接，所述的第十二输入与非/与门的与非逻辑输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端和所述的第四三输入或非/或门的第一输入端连接，所述的第十一二输入与非/与门的与逻辑输出端和所述的第二十一反相器的输入端连接，所述的第二十一反相器的输出端和所述的第四三输入或非/或门的第二反相输入端连接，所述的第十一二输入与非/与门的与非逻辑输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端和所述的第四三输入或非/或门的第二输入端连接，所述的第十二二输入与非/与门的与逻辑输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端和所述的第四三输入或非/或门的第三反相输入端连接，所述的第十二二输入与非/与门的与非逻辑输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第四三输入或非/或门的第三输入端连接，所述的第一三输入或非/或门的或逻辑输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第一主从D触发器的反相输入端连接，所述的第一三输入或非/或门的或非逻辑输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端和所述的第一主从D触发器的输入端连接，所述的第二三输入或非/或门的或逻辑输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端和所述的第二主从D触发器的反相输入端连接，所述的第二三输入或非/或门的或非逻辑输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端和所述的第二主从D触发器的输入端连接，所述的第三三输入或非/或门的或逻辑输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端和所述的第三主从D触发器的反相输入端连接，所述的第三三输入或非/或门的或非逻辑输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三主从D触发器的输入端连接，所述的第四三输入或非/或门的或逻辑输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端和所述的第四主从D触发器的反相输入端连接，所述的第四三输入或非/或门的或非逻辑输出端和所述的第三十二反相器的输入端连接，所述的第三十二反相器的输出端和所述的第四主从D触发器的输入端连接，所述的第一主从D触发器的清零置位端、所述的第二主从D触发器的清零置位端、所述的第三主从D触发器的清零置位端和所述的第四主从D触发器的清零置位端连接且其连接端为所述的移位寄存器的清零置位端，接入清零置位信号，所述的第一主从D触发器的反相清零置位端、所述的第二主从D触发器的反相清零置位端、所述的第三主从D触发器的反相清零置位端和所述的第四主从D触发器的反相清零置位端连接且其连接端为所述的移位寄存器的反相清零置位端，接入反相清零置位信号，所述的第三十三反相器的输入端和所述的第一主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第一反相输出端，输出第一位反相输出信号，所述的第三十四反相器的输入端和所述的第一主从D触发器的输出端连接且其连接端为所述的移位寄存器的第一输出端，输出第一位输出信号，所述的第三十五反相器的输入端和所述的第二主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第二反相输出端，输出第二位反相输出信号，所述的第三十六反相器的输入端和所述的第二主从D触发器的输出端连接且其连接端为所述的移位寄存器的第二输出端，输出第二位输出信号，所述的第三十七反相器的输入端和所述的第三主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第三反相输出端，输出第三位反相输出信号，所述的第三十八反相器的输入端和所述的第三主从D触发器的输出端连接且其连接端为所述的移位寄存器的第三输出端，输出第三位输出信号，所述的第三十九反相器的输入端和所述的第四主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第四反相输出端，输出第四位反相输出信号，所述的第四十反相器的输入端和所述的第四主从D触发器的输出端连接且其连接端为所述的移位寄存器的第四输出端，输出第四位输出信号。
所述的第一二输入与非/与门包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，所述的第一MOS管、所述的第二MOS管、所述的第三MOS管和所述的第四MOS管均为PMOS管，所述的第五MOS管、所述的第六MOS管、所述的第七MOS管、所述的第八MOS管、所述的第九MOS管、所述的第十MOS管、所述的第十一MOS管和所述的第十二MOS管均NMOS管；所述的第一MOS管的源极、所述的第二MOS管的源极、所述的第三MOS管的源极、所述的第四MOS管的源极和所述的第七MOS管的栅极连接且其连接端接入电源，所述的第一MOS管的栅极、所述的第四MOS管的栅极和所述的第十二MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的时钟端，所述的第一MOS管的漏极、所述的第二MOS管的漏极、所述的第三MOS管的栅极、所述的第五MOS管的漏极和所述的第六MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的与非逻辑输出端，所述的第二MOS管的栅极、所述的第三MOS管的漏极、所述的第四MOS管的漏极、所述的第五MOS管的栅极和所述的第六MOS管的漏极连接且其连接端为所述的第一二输入与非/与门的与逻辑输出端，所述的第五MOS管的源极、所述的第七MOS管的漏极和所述的第八MOS管的漏极连接，所述的第六MOS管的源极、所述的第七MOS管的源极、所述的第九MOS管的漏极和所述的第十一MOS管的漏极连接，所述的第八MOS管的栅极为所述的第一二输入与非/与门的第一输入端，所述的第九MOS管的栅极为所述的第一二输入与非/与门的第一反相输入端，所述的第十MOS管的栅极为所述的第一二输入与非/与门的第二输入端，所述的第十一MOS管的栅极为所述的第一二输入与非/与门的第二反相输入端，所述的第八MOS管的源极、所述的第九MOS管的源极和所述的第十MOS管的漏极连接，所述的第十MOS管的源极、所述的第十一MOS管的源极和所述的第十二MOS管的漏极连接，所述的第十二MOS管的源极接地；所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门和所述的第十二二输入与非/与门的电路结构和所述的第一二输入与非/与门相同。
所述的第一三输入或非/或门包括第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管和第二十六MOS管，所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管和所述的第十六MOS管均为PMOS管，所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管、所述的第二十一MOS管、所述的第二十二MOS管、所述的第二十三MOS管、所述的第二十四MOS管、所述的第二十五MOS管和所述的第二十六MOS管均为NMOS管；所述的第十三MOS管的源极、所述的第十四MOS管的源极、所述的第十五MOS管的源极、所述的第十六MOS管的源极和所述的第十九MOS管的栅极连接且其连接端接入电源；所述的第十三MOS管的栅极、所述的第十六MOS管的栅极和所述的第二十六MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的时钟端，所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的栅极、所述的第十七MOS管的漏极和所述的第十八MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的或非逻辑输出端，所述的第十四MOS管的栅极、所述的第十五MOS管的漏极、所述的第十六MOS管的漏极、所述的第十七MOS管的栅极和所述的第十八MOS管的漏极连接且其连接端为所述的第一三输入或非/或门的或逻辑输出端，所述的第十七MOS管的源极、所述的第十九MOS管的漏极、所述的第二十MOS管的漏极、所述的第二十一MOS管的漏极和所述的第二十二MOS管的漏极连接，所述的第十八MOS管的源极、所述的第十九MOS管的源极和所述的第二十三MOS管的漏极连接，所述的第二十MOS管的源极、所述的第二十三MOS管的源极和所述的第二十四MOS管的漏极连接，所述的第二十一MOS管的源极、所述的第二十四MOS管的源极和所述的第二十五MOS管的漏极连接，所述的第二十二MOS管的源极、所述的第二十五MOS管的源极和所述的第二十六MOS管的漏极连接，所述的第二十六MOS管的源极接地，所述的第二十MOS管的栅极为所述的第一三输入或非/或门的第一输入端，所述的第二十一MOS管的栅极为所述的第一三输入或非/或门的第二输入端，所述的第二十二MOS管的栅极为所述的第一三输入或非/或门的第三输入端，所述的第二十三MOS管的栅极为所述的第一三输入或非/或门的第一反相输入端，所述的第二十四MOS管的栅极为所述的第一三输入或非/或门的第二反相输入端，所述的第二十五MOS管的栅极为所述的第一三输入或非/或门的第三反相输入端；所述的第二三输入或非/或门、所述的第三三输入或非/或门和所述的第四三输入或非/或门的电路结构与所述的第一三输入或非/或门相同。
所述的第一主从D触发器包括第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管、第四十一MOS管、第四十二MOS管、第四十三MOS管、第四十四MOS管、第四十五MOS管、第四十六MOS管、第四十七MOS管、第四十八MOS管、第四十九MOS管、第五十MOS管、第五十一MOS管、第五十二MOS管、第五十三MOS管、第五十四MOS管、第五十五MOS管和第五十六MOS管，所述的第二十七MOS管、所述的第二十八MOS管、所述的第二十九MOS管、所述的第三十MOS管、所述的第三十一MOS管、所述的第三十二MOS管、所述的第三十七MOS管、所述的第三十八MOS管、所述的第四十八MOS管、所述的第四十九MOS管、所述的第五十MOS管、所述的第五十一MOS管、所述的第五十二MOS管、所述的第五十三MOS管和所述的第五十四MOS管均为PMOS管，所述的第三十三MOS管、所述的第三十四MOS管、所述的第三十五MOS管、所述的第三十六MOS管、所述的第三十九MOS管、所述的第四十MOS管、所述的第四十一MOS管、所述的第四十二MOS管、所述的第四十三MOS管、所述的第四十四MOS管、所述的第四十五MOS管、所述的第四十六MOS管、所述的第四十七MOS管、所述的第五十五MOS管和所述的第五十六MOS管均为NMOS管；所述的第二十七MOS管的源极、所述的第三十七MOS管的源极、所述的第四十五MOS管的栅极、所述的第四十八MOS管的源极、所述的第四十九MOS管的源极、所述的第五十MOS管的源极、所述的第五十一MOS管的源极、所述的第五十二MOS管的源极和所述的第五十三MOS管的源极连接且其连接端接入电源，所述的第二十七MOS管的栅极、所述的第三十三MOS管的栅极、所述的第三十六MOS管的栅极、所述的第四十二MOS管的栅极、所述的第四十八MOS管的栅极和所述的第五十一MOS管的栅极连接且其连接端为所述的第一主从D触发器的时钟端，所述的第二十七MOS管的漏极、所述的第二十八MOS管的源极和所述的第二十九MOS管的源极连接，所述的第二十八MOS管的栅极为所述的第一主从D触发器的输入端，所述的第二十八MOS管的漏极、所述的第三十MOS管的漏极和所述的第三十一MOS管的源极连接，所述的第二十九MOS管的栅极为所述的第一主从D触发器的反相输入端，所述的第二十九MOS管的漏极、所述的第三十MOS管的源极和所述的第三十二MOS管的源极连接，所述的第三十MOS管的栅极接地，所述的第三十一MOS管的漏极、所述的第三十二MOS管的栅极、所述的第三十三MOS管的漏极、所述的第三十四MOS管的漏极、所述的第三十五MOS管的栅极、所述的第三十七MOS管的栅极和所述的第四十MOS管的栅极连接，所述的第三十一MOS管的栅极、所述的第三十四MOS管的栅极、所述的第三十二MOS管的漏极、所述的第三十五MOS管的漏极、所述的第三十六MOS管的漏极、所述的第五十三MOS管的栅极和所述的第五十六MOS管的栅极连接，所述的第三十三MOS管的源极、所述的第三十四MOS管的源极、所述的第三十五MOS管的源极和所述的第三十六MOS管的源极均接地，所述的第三十七MOS管的漏极和所述的第三十八MOS管的源极连接，所述的第三十八MOS管的栅极、所述的第四十一MOS管的栅极和所述的第五十四MOS管的栅极连接且其连接端为所述的第一主从D触发器的清零置位端，所述的第三十八MOS管的漏极、所述的第三十九MOS管的漏极、所述的第四十一MOS管的漏极和所述的第四十三MOS管的栅极连接，所述的第三十九MOS管的栅极、所述的第五十二MOS管的栅极和所述的第五十五MOS管的栅极连接且其连接端为所述的第一主从D触发器的反相清零置位端，所述的第三十九MOS管的源极和所述的第第四十MOS管的漏极连接，所述的第四十MOS管的源极和所述的第四十一MOS管的源极均接地，所述的第四十二MOS管的源极接地，所述的第四十二MOS管的漏极、所述的第四十三MOS管的源极和所述的第四十四MOS管的源极连接，所述的第四十三MOS管的漏极、所述的第四十五MOS管的漏极和所述的第四十六MOS管的源极连接，所述的第四十四MOS管的栅极、所述的第五十二MOS管的漏极、所述的第五十四MOS管的漏极和所述的第五十五MOS管的漏极连接，所述的第四十四MOS管的漏极、所述的第四十五MOS管的源极和所述的第四十七MOS管的源极连接，所述的第四十六MOS管的栅极、所述的第四十九MOS管的栅极、所述的第四十七MOS管的漏极、所述的第五十MOS管的漏极和所述的第五十一MOS管的漏极连接且其连接端为所述的第一主从D触发器的输出端，所述的第四十六MOS管的漏极、所述的第四十八MOS管的漏极、所述的第四十九MOS管的漏极、所述的第四十七MOS管的栅极和所述的第五十MOS管的栅极连接且其连接端为所述的第一主从D触发器的反相输出端，所述的第五十三MOS管的漏极和所述的第五十四MOS管的源极连接，所述的第五十五MOS管的源极和所述的第五十六MOS管的漏极连接，所述的第五十六MOS管的源极接地；所述的第二主从D触发器、所述的第三主从D触发器、所述的第四主从D触发器的电路结构和所述的第一主从D触发器相同。
与现有技术相比，本发明的优点在于通过利用传统移位寄存器原理和灵敏放大型逻辑电路，采用四个主从D触发器、十二个二输入与非/与门、四个三输入或非/或门和四十个反相器构成移位寄存器，四个主从D触发器分别具有清零置位功能，用TSMC 65nmCMOS工艺，Spectre仿真验证表明，本发明的移位寄存器逻辑功能正确，在多种PVT组合下NED均低于2.66％、NSD均低于0.63％，具有显著的防御差分功耗分析性能。
附图说明
图1为本发明的能够防御DPA攻击的移位寄存器的结构图；
图2(a)为本发明的第一二输入与非/与门的电路图；
图2(b)为本发明的第一二输入与非/与门的符号图；
图3(a)为本发明的第一三输入或非/或门的电路图；
图3(b)为本发明的第一三输入或非/或门的符号图；
图4(a)为本发明的第一主从D触发器的电路图；
图4(b)为本发明的第一主从D触发器的符号图；
图5为本发明的能够防御DPA攻击的移位寄存器的仿真波形图；
图6为本发明的能够防御DPA攻击的移位寄存器的功耗曲线图；
图7(a)为本发明的移位寄存器与现有的两种移位寄存器的归一化功耗差比较图；
图7(b)为本发明的移位寄存器与现有的两种移位寄存器的归一化标准差比较图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1所示，一种能够防御DPA攻击的移位寄存器，包括第一主从D触发器U1、第二主从D触发器U2、第三主从D触发器U3、第四主从D触发器U4、第一二输入与非/与门T1、第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11、第十二二输入与非/与门T12、第一三输入或非/或门O1、第二三输入或非/或门O2、第三三输入或非/或门O3、第四三输入或非/或门O4、第一反相器N1、第二反相器N2、第三反相器N3、第四反相器N4、第五反相器N5、第六反相器N6、第七反相器N7、第八反相器N8、第九反相器N9、第十反相器N10、第十一反相器N11、第十二反相器N12、第十三反相器N13、第十四反相器N14、第十五反相器N15、第十六反相器N16、第十七反相器N17、第十八反相器N18、第十九反相器N19、第二十反相器N20、第二十一反相器N21、第二十二反相器N22、第二十三反相器N23、第二十四反相器N24、第二十五反相器N25、第二十六反相器N26、第二十七反相器N27、第二十八反相器N28、第二十九反相器N29、第三十反相器N30、第三十一反相器N31、第三十二反相器N32、第三十三反相器N33、第三十四反相器N34、第三十五反相器N35、第三十六反相器N36、第三十七反相器N37、第三十八反相器N38、第三十九反相器N39和第四十反相器N40；第一主从D触发器U1、第二主从D触发器U2、第三主从D触发器U3和第四主从D触发器U4分别具有时钟端、输入端、反相输入端、输出端、反相输出端、清零置位端和反相清零置位端；第一二输入与非/与门T1、第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11和第十二二输入与非/与门T12分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、与非逻辑输出端和与逻辑输出端；第一三输入或非/或门O1、第二三输入或非/或门O2、第三三输入或非/或门O3和第四三输入或非/或门O4分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、第三输入端、第三反相输入端、或非逻辑输出端和或逻辑输出端；第一二输入与非/与门T1的时钟端、第二二输入与非/与门T2的时钟端、第三二输入与非/与门T3的时钟端、第四二输入与非/与门T4的时钟端、第五二输入与非/与门T5的时钟端、第六二输入与非/与门T6的时钟端、第七二输入与非/与门T7的时钟端、第八二输入与非/与门T8的时钟端、第九二输入与非/与门T9的时钟端、第十二输入与非/与门T10的时钟端、第十一二输入与非/与门T11的时钟端、第十二二输入与非/与门T12的时钟端、第一三输入或非/或门O1的时钟端、第二三输入或非/或门O2的时钟端、第三三输入或非/或门O3的时钟端、第四三输入或非/或门O4的时钟端、第一主从D触发器U1的时钟端、第二主从D触发器U2的时钟端、第三主从D触发器U3的时钟端和第四主从D触发器U4的时钟端连接且其连接端为移位寄存器的时钟端；第一二输入与非/与门T1的第一输入端为移位寄存器的右移信号输入端，接入右移输入信号Dsr，第一二输入与非/与门T1的第一反相输入端为移位寄存器的反相右移信号输入端，接入反相右移输入信号第一二输入与非/与门T1的第二输入端、第四二输入与非/与门T4的第二输入端、第七二输入与非/与门T7的第二输入端和第十二输入与非/与门T10的第二输入端连接且其连接端为移位寄存器的右移使能信号输入端，接入右移使能信号Ren，第一二输入与非/与门T1的第二反相输入端、第四二输入与非/与门T4的第二反相输入端、第七二输入与非/与门T7的第二反相输入端和第十二输入与非/与门T10的第二反相输入端连接且其连接端为移位寄存器的反相右移使能信号输入端，接入反相右移使能信号第二二输入与非/与门T2的第一输入端、第五二输入与非/与门T5的第一输入端、第八二输入与非/与门T8的第一输入端和第十一二输入与非/与门T11的第一输入端连接且其连接端为移位寄存器的并入并出使能信号输入端，接入并入并出使能信号Den，第二二输入与非/与门T2的第一反相输入端、第五二输入与非/与门T5的第一反相输入端、第八二输入与非/与门T8的第一反相输入端和第十一二输入与非/与门T11的第一反相输入端连接且其连接端为移位寄存器的反相并入并出使能信号输入端，接入反相并入并出使能信号第二二输入与非/与门T2的第二输入端为移位寄存器的第一输入端，接入四位并行输入信号D3D2D1D0的第1位信号D0，第二二输入与非/与门T2的第二反相输入端为移位寄存器的第一反相输入端，接入四位反相并行输入信号的第1位信号第五二输入与非/与门T5的第二输入端为移位寄存器的第二输入端，接入四位并行输入信号D3D2D1D0的第2位信号D1，第五二输入与非/与门T5的第二反相输入端为移位寄存器的第二反相输入端，接入四位反相并行输入信号的第2位信号第八二输入与非/与门T8的第二输入端为移位寄存器的第三输入端，接入四位并行输入信号D3D2D1D0的第3位信号D2，第八二输入与非/与门T8的第二反相输入端为移位寄存器的第三反相输入端，接入四位反相并行输入信号的第3位信号第十一二输入与非/与门T11的第二输入端为移位寄存器的第四输入端，接入四位并行输入信号D3D2D1D0的第4位信号D3，第十一二输入与非/与门T11的第二反相输入端为移位寄存器的第四反相输入端，接入四位反相并行输入信号的第4位信号第三二输入与非/与门T3的第一输入端、第六二输入与非/与门T6的第一输入端、第九二输入与非/与门T9的第一输入端和第十二二输入与非/与门T12的第一输入端连接且其连接端为移位寄存器的左移使能信号输入端，接入左移使能信号Len,第三二输入与非/与门T3的第一反相输入端、第六二输入与非/与门T6的第一反相输入端、第九二输入与非/与门T9的第一反相输入端和第十二二输入与非/与门T12的第一反相输入端连接且其连接端为移位寄存器的反相左移使能信号输入端，接入反相左移使能信号第三二输入与非/与门T3的第二输入端、第七二输入与非/与门T7的第一输入端和第三十五反相器N35的输出端连接；第三二输入与非/与门T3的第二反相输入端、第七二输入与非/与门T7的第一反相输入端和第三十六反相器N36的输出端连接；第四二输入与非/与门T4的第一输入端和第三十三反相器N33的输出端连接，第四二输入与非/与门T4的第一反相输入端和第三十四反相器N34的输出端连接，第六二输入与非/与门T6的第二输入端、第十二输入与非/与门T10的第一输入端和第三十七反相器N37的输出端连接，第六二输入与非/与门T6的第二反相输入端、第十二输入与非/与门T10的第一反相输入端和第三十八反相器N38的输出端连接，第九二输入与非/与门T9的第二输入端和第三十九反相器N39的输出端连接，第九二输入与非/与门T9的第二反相输入端和第四十反相器N40的输出端连接，第十二二输入与非/与门T12的第二输入端为移位寄存器的左移信号输入端，接入左移输入信号Dsl，第十二二输入与非/与门T12的第二反相输入端为移位寄存器的反相左移信号输入端，接入反相左移输入信号第一二输入与非/与门T1的与逻辑输出端和第一反相器N1的输入端连接，第一反相器N1的输出端和第一三输入或非/或门O1的第一反相输入端连接，第一二输入与非/与门T1的与非逻辑输出端和第二反相器N2的输入端连接，第二反相器N2的输出端和第一三输入或非/或门O1的第一输入端连接，第二二输入与非/与门T2的与逻辑输出端和第三反相器N3的输入端连接，第三反相器N3的输出端和第一三输入或非/或门O1的第二反相输入端连接，第二二输入与非/与门T2的与非逻辑输出端和第四反相器N4的输入端连接，第四反相器N4的输出端和第一三输入或非/或门O1的第二输入端连接，第三二输入与非/与门T3的与逻辑输出端和第五反相器N5的输入端连接，第五反相器N5的输出端和第一三输入或非/或门O1的第三反相输入端连接，第三二输入与非/与门T3的与非逻辑输出端和第六反相器N6的输入端连接，第六反相器N6的输出端和第一三输入或非/或门O1的第三输入端连接，第四二输入与非/与门T4的与逻辑输出端和第七反相器N7的输入端连接，第七反相器N7的输出端和第二三输入或非/或门O2的第一反相输入端连接，第四二输入与非/与门T4的与非逻辑输出端和第八反相器N8的输入端连接，第八反相器N8的输出端和第二三输入或非/或门O2的第一输入端连接，第五二输入与非/与门T5的与逻辑输出端和第九反相器N9的输入端连接，第九反相器N9的输出端和第二三输入或非/或门O2的第二反相输入端连接，第五二输入与非/与门T5的与非逻辑输出端和第十反相器N10的输入端连接，第十反相器N10的输出端和第二三输入或非/或门O2的第二输入端连接，第六二输入与非/与门T6的与逻辑输出端和第十一反相器N11的输入端连接，第十一反相器N11的输出端和第二三输入或非/或门O2的第三反相输入端连接，第六二输入与非/与门T6的与非逻辑输出端和第十二反相器N12的输入端连接，第十二反相器N12的输出端和第二三输入或非/或门O2的第三输入端连接，第七二输入与非/与门T7的与逻辑输出端和第十三反相器N13的输入端连接，第十三反相器N13的输出端和第三三输入或非/或门O3的第一反相输入端连接，第七二输入与非/与门T7的与非逻辑输出端和第十四反相器N14的输入端连接，第十四反相器N14的输出端和第三三输入或非/或门O3的第一输入端连接，第八二输入与非/与门T8的与逻辑输出端和第十五反相器N15的输入端连接，第十五反相器N15的输出端和第三三输入或非/或门O3的第二反相输入端连接，第八二输入与非/与门T8的与非逻辑输出端和第十六反相器N16的输入端连接，第十六反相器N16的输出端和第三三输入或非/或门O3的第二输入端连接，第九二输入与非/与门T9的与逻辑输出端和第十七反相器N17的输入端连接，第十七反相器N17的输出端和第三三输入或非/或门O3的第三反相输入端连接，第九二输入与非/与门T9的与非逻辑输出端和第十八反相器N18的输入端连接，第十八反相器N18的输出端和第三三输入或非/或门O3的第三输入端连接，第十二输入与非/与门T10的与逻辑输出端和第十九反相器N19的输入端连接，第十九反相器N19的输出端和第四三输入或非/或门O4的第一反相输入端连接，第十二输入与非/与门T10的与非逻辑输出端和第二十反相器N20的输入端连接，第二十反相器N20的输出端和第四三输入或非/或门O4的第一输入端连接，第十一二输入与非/与门T11的与逻辑输出端和第二十一反相器N21的输入端连接，第二十一反相器N21的输出端和第四三输入或非/或门O4的第二反相输入端连接，第十一二输入与非/与门T11的与非逻辑输出端和第二十二反相器N22的输入端连接，第二十二反相器N22的输出端和第四三输入或非/或门O4的第二输入端连接，第十二二输入与非/与门T12的与逻辑输出端和第二十三反相器N23的输入端连接，第二十三反相器N23的输出端和第四三输入或非/或门O4的第三反相输入端连接，第十二二输入与非/与门T12的与非逻辑输出端和第二十四反相器N24的输入端连接，第二十四反相器N24的输出端和第四三输入或非/或门O4的第三输入端连接，第一三输入或非/或门O1的或逻辑输出端和第二十五反相器N25的输入端连接，第二十五反相器N25的输出端和第一主从D触发器U1的反相输入端连接，第一三输入或非/或门O1的或非逻辑输出端和第二十六反相器N26的输入端连接，第二十六反相器N26的输出端和第一主从D触发器U1的输入端连接，第二三输入或非/或门O2的或逻辑输出端和第二十七反相器N27的输入端连接，第二十七反相器N27的输出端和第二主从D触发器U2的反相输入端连接，第二三输入或非/或门O2的或非逻辑输出端和第二十八反相器N28的输入端连接，第二十八反相器N28的输出端和第二主从D触发器U2的输入端连接，第三三输入或非/或门O3的或逻辑输出端和第二十九反相器N29的输入端连接，第二十九反相器N29的输出端和第三主从D触发器U3的反相输入端连接，第三三输入或非/或门O3的或非逻辑输出端和第三十反相器N30的输入端连接，第三十反相器N30的输出端和第三主从D触发器U3的输入端连接，第四三输入或非/或门O4的或逻辑输出端和第三十一反相器N31的输入端连接，第三十一反相器N31的输出端和第四主从D触发器U4的反相输入端连接，第四三输入或非/或门O4的或非逻辑输出端和第三十二反相器N32的输入端连接，第三十二反相器N32的输出端和第四主从D触发器U4的输入端连接，第一主从D触发器U1的清零置位端、第二主从D触发器U2的清零置位端、第三主从D触发器U3的清零置位端和第四主从D触发器U4的清零置位端连接且其连接端为移位寄存器的清零置位端，接入清零置位信号C，第一主从D触发器U1的反相清零置位端、第二主从D触发器U2的反相清零置位端、第三主从D触发器U3的反相清零置位端和第四主从D触发器U4的反相清零置位端连接且其连接端为移位寄存器的反相清零置位端，接入反相清零置位信号第三十三反相器N33的输入端和第一主从D触发器U1的反相输出端连接且其连接端为移位寄存器的第一反相输出端，输出第一位反相输出信号第三十四反相器N34的输入端和第一主从D触发器U1的输出端连接且其连接端为移位寄存器的第一输出端，输出第一位输出信号Q0，第三十五反相器N35的输入端和第二主从D触发器U2的反相输出端连接且其连接端为移位寄存器的第二反相输出端，输出第二位反相输出信号第三十六反相器N36的输入端和第二主从D触发器U2的输出端连接且其连接端为移位寄存器的第二输出端，输出第二位输出信号Q1，第三十七反相器N37的输入端和第三主从D触发器U3的反相输出端连接且其连接端为移位寄存器的第三反相输出端，输出第三位反相输出信号第三十八反相器N38的输入端和第三主从D触发器U3的输出端连接且其连接端为移位寄存器的第三输出端，输出第三位输出信号Q2，第三十九反相器N39的输入端和第四主从D触发器U4的反相输出端连接且其连接端为移位寄存器的第四反相输出端，输出第四位反相输出信号第四十反相器N40的输入端和第四主从D触发器U4的输出端连接且其连接端为移位寄存器的第四输出端，输出第四位输出信号Q3。
实施例二：本实施例与实施例一基本相同，区别在于如图2(a)和图2(b)所示，本实施例中，第一二输入与非/与门T1包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12，第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4均为PMOS管，第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12均NMOS管；第一MOS管M1的源极、第二MOS管M2的源极、第三MOS管M3的源极、第四MOS管M4的源极和第七MOS管M7的栅极连接且其连接端接入电源VDD，第一MOS管M1的栅极、第四MOS管M4的栅极和第十二MOS管M12的栅极连接且其连接端为第一二输入与非/与门T1的时钟端，第一MOS管M1的漏极、第二MOS管M2的漏极、第三MOS管M3的栅极、第五MOS管M5的漏极和第六MOS管M6的栅极连接且其连接端为第一二输入与非/与门T1的与非逻辑输出端，第二MOS管M2的栅极、第三MOS管M3的漏极、第四MOS管M4的漏极、第五MOS管M5的栅极和第六MOS管M6的漏极连接且其连接端为第一二输入与非/与门T1的与逻辑输出端，第五MOS管M5的源极、第七MOS管M7的漏极和第八MOS管M8的漏极连接，第六MOS管M6的源极、第七MOS管M7的源极、第九MOS管M9的漏极和第十一MOS管M11的漏极连接，第八MOS管M8的栅极为第一二输入与非/与门T1的第一输入端，第九MOS管M9的栅极为第一二输入与非/与门T1的第一反相输入端，第十MOS管M10的栅极为第一二输入与非/与门T1的第二输入端，第十一MOS管M11的栅极为第一二输入与非/与门T1的第二反相输入端，第八MOS管M8的源极、第九MOS管M9的源极和第十MOS管M10的漏极连接，第十MOS管M10的源极、第十一MOS管M11的源极和第十二MOS管M12的漏极连接，第十二MOS管M12的源极接地；第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11和第十二二输入与非/与门T12的电路结构和第一二输入与非/与门T1相同。
如图3(a)和图3(b)所示，本实施例中，第一三输入或非/或门O1包括第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25和第二十六MOS管M26，第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16均为PMOS管，第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25和第二十六MOS管M26均为NMOS管；第十三MOS管M13的源极、第十四MOS管M14的源极、第十五MOS管M15的源极、第十六MOS管M16的源极和第十九MOS管M19的栅极连接且其连接端接入电源VDD；第十三MOS管M13的栅极、第十六MOS管M16的栅极和第二十六MOS管M26的栅极连接且其连接端为第一三输入或非/或门O1的时钟端，第十三MOS管M13的漏极、第十四MOS管M14的漏极、第十五MOS管M15的栅极、第十七MOS管M17的漏极和第十八MOS管M18的栅极连接且其连接端为第一三输入或非/或门O1的或非逻辑输出端，第十四MOS管M14的栅极、第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOS管M17的栅极和第十八MOS管M18的漏极连接且其连接端为第一三输入或非/或门O1的或逻辑输出端，第十七MOS管M17的源极、第十九MOS管M19的漏极、第二十MOS管M20的漏极、第二十一MOS管M21的漏极和第二十二MOS管M22的漏极连接，第十八MOS管M18的源极、第十九MOS管M19的源极和第二十三MOS管M23的漏极连接，第二十MOS管M20的源极、第二十三MOS管M23的源极和第二十四MOS管M24的漏极连接，第二十一MOS管M21的源极、第二十四MOS管M24的源极和第二十五MOS管M25的漏极连接，第二十二MOS管M22的源极、第二十五MOS管M25的源极和第二十六MOS管M26的漏极连接，第二十六MOS管M26的源极接地，第二十MOS管M20的栅极为第一三输入或非/或门O1的第一输入端，第二十一MOS管M21的栅极为第一三输入或非/或门O1的第二输入端，第二十二MOS管M22的栅极为第一三输入或非/或门O1的第三输入端，第二十三MOS管M23的栅极为第一三输入或非/或门O1的第一反相输入端，第二十四MOS管M24的栅极为第一三输入或非/或门O1的第二反相输入端，第二十五MOS管M25的栅极为第一三输入或非/或门O1的第三反相输入端；第二三输入或非/或门O2、第三三输入或非/或门O3和第四三输入或非/或门O4的电路结构与第一三输入或非/或门O1相同。
如图4(a)和图4(b)所示，本实施例中，第一主从D触发器U1包括第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第四十四MOS管M44、第四十五MOS管M45、第四十六MOS管M46、第四十七MOS管M47、第四十八MOS管M48、第四十九MOS管M49、第五十MOS管M50、第五十一MOS管M51、第五十二MOS管M52、第五十三MOS管M53、第五十四MOS管M54、第五十五MOS管M55和第五十六MOS管M56，第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十七MOS管M37、第三十八MOS管M38、第四十八MOS管M48、第四十九MOS管M49、第五十MOS管M50、第五十一MOS管M51、第五十二MOS管M52、第五十三MOS管M53和第五十四MOS管M54均为PMOS管，第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第四十四MOS管M44、第四十五MOS管M45、第四十六MOS管M46、第四十七MOS管M47、第五十五MOS管M55和第五十六MOS管M56均为NMOS管；第二十七MOS管M27的源极、第三十七MOS管M37的源极、第四十五MOS管M45的栅极、第四十八MOS管M48的源极、第四十九MOS管M49的源极、第五十MOS管M50的源极、第五十一MOS管M51的源极、第五十二MOS管M52的源极和第五十三MOS管M53的源极连接且其连接端接入电源VDD，第二十七MOS管M27的栅极、第三十三MOS管M33的栅极、第三十六MOS管M36的栅极、第四十二MOS管M42的栅极、第四十八MOS管M48的栅极和第五十一MOS管M51的栅极连接且其连接端为第一主从D触发器U1的时钟端，第二十七MOS管M27的漏极、第二十八MOS管M28的源极和第二十九MOS管M29的源极连接，第二十八MOS管M28的栅极为第一主从D触发器U1的输入端，第二十八MOS管M28的漏极、第三十MOS管M30的漏极和第三十一MOS管M31的源极连接，第二十九MOS管M29的栅极为第一主从D触发器U1的反相输入端，第二十九MOS管M29的漏极、第三十MOS管M30的源极和第三十二MOS管M32的源极连接，第三十MOS管M30的栅极接地，第三十一MOS管M31的漏极、第三十二MOS管M32的栅极、第三十三MOS管M33的漏极、第三十四MOS管M34的漏极、第三十五MOS管M35的栅极、第三十七MOS管M37的栅极和第四十MOS管M40的栅极连接，第三十一MOS管M31的栅极、第三十四MOS管M34的栅极、第三十二MOS管M32的漏极、第三十五MOS管M35的漏极、第三十六MOS管M36的漏极、第五十三MOS管M53的栅极和第五十六MOS管M56的栅极连接，第三十三MOS管M33的源极、第三十四MOS管M34的源极、第三十五MOS管M35的源极和第三十六MOS管M36的源极均接地，第三十七MOS管M37的漏极和第三十八MOS管M38的源极连接，第三十八MOS管M38的栅极、第四十一MOS管M41的栅极和第五十四MOS管M54的栅极连接且其连接端为第一主从D触发器U1的清零置位端，第三十八MOS管M38的漏极、第三十九MOS管M39的漏极、第四十一MOS管M41的漏极和第四十三MOS管M43的栅极连接，第三十九MOS管M39的栅极、第五十二MOS管M52的栅极和第五十五MOS管M55的栅极连接且其连接端为第一主从D触发器U1的反相清零置位端，第三十九MOS管M39的源极和第第四十MOS管M40的漏极连接，第四十MOS管M40的源极和第四十一MOS管M41的源极均接地，第四十二MOS管M42的源极接地，第四十二MOS管M42的漏极、第四十三MOS管M43的源极和第四十四MOS管M44的源极连接，第四十三MOS管M43的漏极、第四十五MOS管M45的漏极和第四十六MOS管M46的源极连接，第四十四MOS管M44的栅极、第五十二MOS管M52的漏极、第五十四MOS管M54的漏极和第五十五MOS管M55的漏极连接，第四十四MOS管M44的漏极、第四十五MOS管M45的源极和第四十七MOS管M47的源极连接，第四十六MOS管M46的栅极、第四十九MOS管M49的栅极、第四十七MOS管M47的漏极、第五十MOS管M50的漏极和第五十一MOS管M51的漏极连接且其连接端为第一主从D触发器U1的输出端，第四十六MOS管M46的漏极、第四十八MOS管M48的漏极、第四十九MOS管M49的漏极、第四十七MOS管M47的栅极和第五十MOS管M50的栅极连接且其连接端为第一主从D触发器U1的反相输出端，第五十三MOS管M53的漏极和第五十四MOS管M54的源极连接，第五十五MOS管M55的源极和第五十六MOS管M56的漏极连接，第五十六MOS管M56的源极接地；第二主从D触发器U2、第三主从D触发器U3、第四主从D触发器U4的电路结构和第一主从D触发器U1相同。
在TSMC 65nm COMS工艺器件参数下，利用Spectre工具对本实施例的移位寄存器电路进行计算机仿真，仿真波形如图5所示，其中工作频率为100MHz，电路的输出信号相较于输入信号延迟一个时钟周期。若本发明的移位寄存器的时钟端接入的时钟信号clk＝0，移位寄存器输出端均被预充到高电平；否则，当clk＝1时，该移位寄存器在C＝1时，实现清零置位功能；在Ren＝1，其他使能信号无效时，移位寄存器实现右移功能；在Len＝1，其他使能信号无效时，移位寄存器实现左移功能；在Den＝1，其他使能信号无效时，移位寄存器实现并入并出功能。通过分析图5仿真波形可知，本发明的移位寄存器具有正确的逻辑功能。
以不同时钟周期内电源消耗能量的差异来表征移位寄存器的防御DPA攻击性能，Spectre仿真功耗波形如图6所示。由图6可知，本文所设计的移位寄存器在不同时钟周期内，不管是执行左移、右移和并入并出功能，都具有一致的功耗曲线，具有显著的功耗恒定性能，能够有效地防御DPA攻击。
图7(a)为本发明的移位寄存器与文献“刘泽艺,高能,屠晨阳,等.一种抗能量分析攻击的复合寄存器系统[J].密码学报,2014(5):411-421.”中公开的复合寄存器系统4位移位寄存器和文献“阎石.数字电子技术基础[M].第五版.北京:高等教育出版社,2006.”中公开的传统4位移位寄存器的归一化功耗差比较图；图7(b)为本发明的移位寄存器与文献“刘泽艺,高能,屠晨阳,等.一种抗能量分析攻击的复合寄存器系统[J].密码学报,2014(5):411-421.”中公开的复合寄存器系统4位移位寄存器和文献“阎石.数字电子技术基础[M].第五版.北京:高等教育出版社,2006.”中公开的传统4位移位寄存器的归一化标准差比较图；其中PVT(Process,Voltage,Temperature)为电路制造和工作时可能遇到的工艺角、电压和温度。由图7(a)和图7(b)中数据可知，本发明的移位寄存器电路在多种PVT组合下NED均小于2.66％、NSD均小于0.63％，相比于复合寄存器系统4位移位寄存器在NED、NSD分别有效降低92.29％和94.27％，证明其防御差分功耗分析性能显著。

Claims (4)

1.一种能够防御DPA攻击的移位寄存器，其特征在于包括第一主从D触发器、第二主从D触发器、第三主从D触发器、第四主从D触发器、第一二输入与非/与门、第二二输入与非/与门、第三二输入与非/与门、第四二输入与非/与门、第五二输入与非/与门、第六二输入与非/与门、第七二输入与非/与门、第八二输入与非/与门、第九二输入与非/与门、第十二输入与非/与门、第十一二输入与非/与门、第十二二输入与非/与门、第一三输入或非/或门、第二三输入或非/或门、第三三输入或非/或门、第四三输入或非/或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第三十二反相器、第三十三反相器、第三十四反相器、第三十五反相器、第三十六反相器、第三十七反相器、第三十八反相器、第三十九反相器和第四十反相器；所述的第一主从D触发器、所述的第二主从D触发器、所述的第三主从D触发器和所述的第四主从D触发器分别具有时钟端、输入端、反相输入端、输出端、反相输出端、清零置位端和反相清零置位端；所述的第一二输入与非/与门、所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门和所述的第十二二输入与非/与门分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、与非逻辑输出端和与逻辑输出端；所述的第一三输入或非/或门、所述的第二三输入或非/或门、所述的第三三输入或非/或门和所述的第四三输入或非/或门分别具有时钟端、第一输入端、第一反相输入端、第二输入端、第二反相输入端、第三输入端、第三反相输入端、或非逻辑输出端和或逻辑输出端；所述的第一二输入与非/与门的时钟端、所述的第二二输入与非/与门的时钟端、所述的第三二输入与非/与门的时钟端、所述的第四二输入与非/与门的时钟端、所述的第五二输入与非/与门的时钟端、所述的第六二输入与非/与门的时钟端、所述的第七二输入与非/与门的时钟端、所述的第八二输入与非/与门的时钟端、所述的第九二输入与非/与门的时钟端、所述的第十二输入与非/与门的时钟端、所述的第十一二输入与非/与门的时钟端、所述的第十二二输入与非/与门的时钟端、所述的第一三输入或非/或门的时钟端、所述的第二三输入或非/或门的时钟端、所述的第三三输入或非/或门的时钟端、所述的第四三输入或非/或门的时钟端、所述的第一主从D触发器的时钟端、所述的第二主从D触发器的时钟端、所述的第三主从D触发器的时钟端和所述的第四主从D触发器的时钟端连接且其连接端为所述的移位寄存器的时钟端；所述的第一二输入与非/与门的第一输入端为所述的移位寄存器的右移信号输入端，接入右移输入信号，所述的第一二输入与非/与门的第一反相输入端为所述的移位寄存器的反相右移信号输入端，接入反相右移输入信号；所述的第一二输入与非/与门的第二输入端、所述的第四二输入与非/与门的第二输入端、所述的第七二输入与非/与门的第二输入端和所述的第十二输入与非/与门的第二输入端连接且其连接端为所述的移位寄存器的右移使能信号输入端，接入右移使能信号，所述的第一二输入与非/与门的第二反相输入端、所述的第四二输入与非/与门的第二反相输入端、所述的第七二输入与非/与门的第二反相输入端和所述的第十二输入与非/与门的第二反相输入端连接且其连接端为所述的移位寄存器的反相右移使能信号输入端，接入反相右移使能信号；所述的第二二输入与非/与门的第一输入端、所述的第五二输入与非/与门的第一输入端、所述的第八二输入与非/与门的第一输入端和所述的第十一二输入与非/与门的第一输入端连接且其连接端为所述的移位寄存器的并入并出使能信号输入端，接入并入并出使能信号，所述的第二二输入与非/与门的第一反相输入端、所述的第五二输入与非/与门的第一反相输入端、所述的第八二输入与非/与门的第一反相输入端和所述的第十一二输入与非/与门的第一反相输入端连接且其连接端为所述的移位寄存器的反相并入并出使能信号输入端，接入反相并入并出使能信号，所述的第二二输入与非/与门的第二输入端为所述的移位寄存器的第一输入端，接入四位并行输入信号的第1位信号，所述的第二二输入与非/与门的第二反相输入端为所述的移位寄存器的第一反相输入端，接入四位反相并行输入信号的第1位信号，所述的第五二输入与非/与门的第二输入端为所述的移位寄存器的第二输入端，接入四位并行输入信号的第2位信号，所述的第五二输入与非/与门的第二反相输入端为所述的移位寄存器的第二反相输入端，接入四位反相并行输入信号的第2位信号，所述的第八二输入与非/与门的第二输入端为所述的移位寄存器的第三输入端，接入四位并行输入信号的第3位信号，所述的第八二输入与非/与门的第二反相输入端为所述的移位寄存器的第三反相输入端，接入四位反相并行输入信号的第3位信号，所述的第十一二输入与非/与门的第二输入端为所述的移位寄存器的第四输入端，接入四位并行输入信号的第4位信号，所述的第十一二输入与非/与门的第二反相输入端为所述的移位寄存器的第四反相输入端，接入四位反相并行输入信号的第4位信号，所述的第三二输入与非/与门的第一输入端、所述的第六二输入与非/与门的第一输入端、所述的第九二输入与非/与门的第一输入端和所述的第十二二输入与非/与门的第一输入端连接且其连接端为所述的移位寄存器的左移使能信号输入端，接入左移使能信号,所述的第三二输入与非/与门的第一反相输入端、所述的第六二输入与非/与门的第一反相输入端、所述的第九二输入与非/与门的第一反相输入端和所述的第十二二输入与非/与门的第一反相输入端连接且其连接端为所述的移位寄存器的反相左移使能信号输入端，接入反相左移使能信号,所述的第三二输入与非/与门的第二输入端、所述的第七二输入与非/与门的第一输入端和所述的第三十五反相器的输出端连接；所述的第三二输入与非/与门的第二反相输入端、所述的第七二输入与非/与门的第一反相输入端和所述的第三十六反相器的输出端连接；所述的第四二输入与非/与门的第一输入端和所述的第三十三反相器的输出端连接，所述的第四二输入与非/与门的第一反相输入端和所述的第三十四反相器的输出端连接，所述的第六二输入与非/与门的第二输入端、所述的第十二输入与非/与门的第一输入端和所述的第三十七反相器的输出端连接，所述的第六二输入与非/与门的第二反相输入端、所述的第十二输入与非/与门的第一反相输入端和所述的第三十八反相器的输出端连接，所述的第九二输入与非/与门的第二输入端和所述的第三十九反相器的输出端连接，所述的第九二输入与非/与门的第二反相输入端和所述的第四十反相器的输出端连接，所述的第十二二输入与非/与门的第二输入端为所述的移位寄存器的左移信号输入端，接入左移输入信号，所述的第十二二输入与非/与门的第二反相输入端为所述的移位寄存器的反相左移信号输入端，接入反相左移输入信号，所述的第一二输入与非/与门的与逻辑输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第一三输入或非/或门的第一反相输入端连接，所述的第一二输入与非/与门的与非逻辑输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第一三输入或非/或门的第一输入端连接，所述的第二二输入与非/与门的与逻辑输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第一三输入或非/或门的第二反相输入端连接，所述的第二二输入与非/与门的与非逻辑输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第一三输入或非/或门的第二输入端连接，所述的第三二输入与非/与门的与逻辑输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的第一三输入或非/或门的第三反相输入端连接，所述的第三二输入与非/与门的与非逻辑输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第一三输入或非/或门的第三输入端连接，所述的第四二输入与非/与门的与逻辑输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端和所述的第二三输入或非/或门的第一反相输入端连接，所述的第四二输入与非/与门的与非逻辑输出端和所述的第八反相器的输入端连接，所述的第八反相器的输出端和所述的第二三输入或非/或门的第一输入端连接，所述的第五二输入与非/与门的与逻辑输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端和所述的第二三输入或非/或门的第二反相输入端连接，所述的第五二输入与非/与门的与非逻辑输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端和所述的第二三输入或非/或门的第二输入端连接，所述的第六二输入与非/与门的与逻辑输出端和所述的第十一反相器的输入端连接，所述的第十一反相器的输出端和所述的第二三输入或非/或门的第三反相输入端连接，所述的第六二输入与非/与门的与非逻辑输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端和所述的第二三输入或非/或门的第三输入端连接，所述的第七二输入与非/与门的与逻辑输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端和所述的第三三输入或非/或门的第一反相输入端连接，所述的第七二输入与非/与门的与非逻辑输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的第三三输入或非/或门的第一输入端连接，所述的第八二输入与非/与门的与逻辑输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端和所述的第三三输入或非/或门的第二反相输入端连接，所述的第八二输入与非/与门的与非逻辑输出端和所述的第十六反相器的输入端连接，所述的第十六反相器的输出端和所述的第三三输入或非/或门的第二输入端连接，所述的第九二输入与非/与门的与逻辑输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第三三输入或非/或门的第三反相输入端连接，所述的第九二输入与非/与门的与非逻辑输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第三三输入或非/或门的第三输入端连接，所述的第十二输入与非/与门的与逻辑输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第四三输入或非/或门的第一反相输入端连接，所述的第十二输入与非/与门的与非逻辑输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端和所述的第四三输入或非/或门的第一输入端连接，所述的第十一二输入与非/与门的与逻辑输出端和所述的第二十一反相器的输入端连接，所述的第二十一反相器的输出端和所述的第四三输入或非/或门的第二反相输入端连接，所述的第十一二输入与非/与门的与非逻辑输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端和所述的第四三输入或非/或门的第二输入端连接，所述的第十二二输入与非/与门的与逻辑输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端和所述的第四三输入或非/或门的第三反相输入端连接，所述的第十二二输入与非/与门的与非逻辑输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第四三输入或非/或门的第三输入端连接，所述的第一三输入或非/或门的或逻辑输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第一主从D触发器的反相输入端连接，所述的第一三输入或非/或门的或非逻辑输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端和所述的第一主从D触发器的输入端连接，所述的第二三输入或非/或门的或逻辑输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端和所述的第二主从D触发器的反相输入端连接，所述的第二三输入或非/或门的或非逻辑输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端和所述的第二主从D触发器的输入端连接，所述的第三三输入或非/或门的或逻辑输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端和所述的第三主从D触发器的反相输入端连接，所述的第三三输入或非/或门的或非逻辑输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三主从D触发器的输入端连接，所述的第四三输入或非/或门的或逻辑输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端和所述的第四主从D触发器的反相输入端连接，所述的第四三输入或非/或门的或非逻辑输出端和所述的第三十二反相器的输入端连接，所述的第三十二反相器的输出端和所述的第四主从D触发器的输入端连接，所述的第一主从D触发器的清零置位端、所述的第二主从D触发器的清零置位端、所述的第三主从D触发器的清零置位端和所述的第四主从D触发器的清零置位端连接且其连接端为所述的移位寄存器的清零置位端，接入清零置位信号，所述的第一主从D触发器的反相清零置位端、所述的第二主从D触发器的反相清零置位端、所述的第三主从D触发器的反相清零置位端和所述的第四主从D触发器的反相清零置位端连接且其连接端为所述的移位寄存器的反相清零置位端，接入反相清零置位信号，所述的第三十三反相器的输入端和所述的第一主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第一反相输出端，输出第一位反相输出信号，所述的第三十四反相器的输入端和所述的第一主从D触发器的输出端连接且其连接端为所述的移位寄存器的第一输出端，输出第一位输出信号，所述的第三十五反相器的输入端和所述的第二主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第二反相输出端，输出第二位反相输出信号，所述的第三十六反相器的输入端和所述的第二主从D触发器的输出端连接且其连接端为所述的移位寄存器的第二输出端，输出第二位输出信号，所述的第三十七反相器的输入端和所述的第三主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第三反相输出端，输出第三位反相输出信号，所述的第三十八反相器的输入端和所述的第三主从D触发器的输出端连接且其连接端为所述的移位寄存器的第三输出端，输出第三位输出信号，所述的第三十九反相器的输入端和所述的第四主从D触发器的反相输出端连接且其连接端为所述的移位寄存器的第四反相输出端，输出第四位反相输出信号，所述的第四十反相器的输入端和所述的第四主从D触发器的输出端连接且其连接端为所述的移位寄存器的第四输出端，输出第四位输出信号。
2.根据权利要求1所述的一种能够防御DPA攻击的移位寄存器，其特征在于所述的第一二输入与非/与门包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，所述的第一MOS管、所述的第二MOS管、所述的第三MOS管和所述的第四MOS管均为PMOS管，所述的第五MOS管、所述的第六MOS管、所述的第七MOS管、所述的第八MOS管、所述的第九MOS管、所述的第十MOS管、所述的第十一MOS管和所述的第十二MOS管均NMOS管；所述的第一MOS管的源极、所述的第二MOS管的源极、所述的第三MOS管的源极、所述的第四MOS管的源极和所述的第七MOS管的栅极连接且其连接端接入电源，所述的第一MOS管的栅极、所述的第四MOS管的栅极和所述的第十二MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的时钟端，所述的第一MOS管的漏极、所述的第二MOS管的漏极、所述的第三MOS管的栅极、所述的第五MOS管的漏极和所述的第六MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的与非逻辑输出端，所述的第二MOS管的栅极、所述的第三MOS管的漏极、所述的第四MOS管的漏极、所述的第五MOS管的栅极和所述的第六MOS管的漏极连接且其连接端为所述的第一二输入与非/与门的与逻辑输出端，所述的第五MOS管的源极、所述的第七MOS管的漏极和所述的第八MOS管的漏极连接，所述的第六MOS管的源极、所述的第七MOS管的源极、所述的第九MOS管的漏极和所述的第十一MOS管的漏极连接，所述的第八MOS管的栅极为所述的第一二输入与非/与门的第一输入端，所述的第九MOS管的栅极为所述的第一二输入与非/与门的第一反相输入端，所述的第十MOS管的栅极为所述的第一二输入与非/与门的第二输入端，所述的第十一MOS管的栅极为所述的第一二输入与非/与门的第二反相输入端，所述的第八MOS管的源极、所述的第九MOS管的源极和所述的第十MOS管的漏极连接，所述的第十MOS管的源极、所述的第十一MOS管的源极和所述的第十二MOS管的漏极连接，所述的第十二MOS管的源极接地；所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门和所述的第十二二输入与非/与门的电路结构和所述的第一二输入与非/与门相同。
3.根据权利要求1所述的一种能够防御DPA攻击的移位寄存器，其特征在于所述的第一三输入或非/或门包括第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管和第二十六MOS管，所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管和所述的第十六MOS管均为PMOS管，所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管、所述的第二十一MOS管、所述的第二十二MOS管、所述的第二十三MOS管、所述的第二十四MOS管、所述的第二十五MOS管和所述的第二十六MOS管均为NMOS管；所述的第十三MOS管的源极、所述的第十四MOS管的源极、所述的第十五MOS管的源极、所述的第十六MOS管的源极和所述的第十九MOS管的栅极连接且其连接端接入电源；所述的第十三MOS管的栅极、所述的第十六MOS管的栅极和所述的第二十六MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的时钟端，所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的栅极、所述的第十七MOS管的漏极和所述的第十八MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的或非逻辑输出端，所述的第十四MOS管的栅极、所述的第十五MOS管的漏极、所述的第十六MOS管的漏极、所述的第十七MOS管的栅极和所述的第十八MOS管的漏极连接且其连接端为所述的第一三输入或非/或门的或逻辑输出端，所述的第十七MOS管的源极、所述的第十九MOS管的漏极、所述的第二十MOS管的漏极、所述的第二十一MOS管的漏极和所述的第二十二MOS管的漏极连接，所述的第十八MOS管的源极、所述的第十九MOS管的源极和所述的第二十三MOS管的漏极连接，所述的第二十MOS管的源极、所述的第二十三MOS管的源极和所述的第二十四MOS管的漏极连接，所述的第二十一MOS管的源极、所述的第二十四MOS管的源极和所述的第二十五MOS管的漏极连接，所述的第二十二MOS管的源极、所述的第二十五MOS管的源极和所述的第二十六MOS管的漏极连接，所述的第二十六MOS管的源极接地，所述的第二十MOS管的栅极为所述的第一三输入或非/或门的第一输入端，所述的第二十一MOS管的栅极为所述的第一三输入或非/或门的第二输入端，所述的第二十二MOS管的栅极为所述的第一三输入或非/或门的第三输入端，所述的第二十三MOS管的栅极为所述的第一三输入或非/或门的第一反相输入端，所述的第二十四MOS管的栅极为所述的第一三输入或非/或门的第二反相输入端，所述的第二十五MOS管的栅极为所述的第一三输入或非/或门的第三反相输入端；所述的第二三输入或非/或门、所述的第三三输入或非/或门和所述的第四三输入或非/或门的电路结构与所述的第一三输入或非/或门相同。
4.根据权利要求1所述的一种能够防御DPA攻击的移位寄存器，其特征在于所述的第一主从D触发器包括第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管、第四十一MOS管、第四十二MOS管、第四十三MOS管、第四十四MOS管、第四十五MOS管、第四十六MOS管、第四十七MOS管、第四十八MOS管、第四十九MOS管、第五十MOS管、第五十一MOS管、第五十二MOS管、第五十三MOS管、第五十四MOS管、第五十五MOS管和第五十六MOS管，所述的第二十七MOS管、所述的第二十八MOS管、所述的第二十九MOS管、所述的第三十MOS管、所述的第三十一MOS管、所述的第三十二MOS管、所述的第三十七MOS管、所述的第三十八MOS管、所述的第四十八MOS管、所述的第四十九MOS管、所述的第五十MOS管、所述的第五十一MOS管、所述的第五十二MOS管、所述的第五十三MOS管和所述的第五十四MOS管均为PMOS管，所述的第三十三MOS管、所述的第三十四MOS管、所述的第三十五MOS管、所述的第三十六MOS管、所述的第三十九MOS管、所述的第四十MOS管、所述的第四十一MOS管、所述的第四十二MOS管、所述的第四十三MOS管、所述的第四十四MOS管、所述的第四十五MOS管、所述的第四十六MOS管、所述的第四十七MOS管、所述的第五十五MOS管和所述的第五十六MOS管均为NMOS管；所述的第二十七MOS管的源极、所述的第三十七MOS管的源极、所述的第四十五MOS管的栅极、所述的第四十八MOS管的源极、所述的第四十九MOS管的源极、所述的第五十MOS管的源极、所述的第五十一MOS管的源极、所述的第五十二MOS管的源极和所述的第五十三MOS管的源极连接且其连接端接入电源，所述的第二十七MOS管的栅极、所述的第三十三MOS管的栅极、所述的第三十六MOS管的栅极、所述的第四十二MOS管的栅极、所述的第四十八MOS管的栅极和所述的第五十一MOS管的栅极连接且其连接端为所述的第一主从D触发器的时钟端，所述的第二十七MOS管的漏极、所述的第二十八MOS管的源极和所述的第二十九MOS管的源极连接，所述的第二十八MOS管的栅极为所述的第一主从D触发器的输入端，所述的第二十八MOS管的漏极、所述的第三十MOS管的漏极和所述的第三十一MOS管的源极连接，所述的第二十九MOS管的栅极为所述的第一主从D触发器的反相输入端，所述的第二十九MOS管的漏极、所述的第三十MOS管的源极和所述的第三十二MOS管的源极连接，所述的第三十MOS管的栅极接地，所述的第三十一MOS管的漏极、所述的第三十二MOS管的栅极、所述的第三十三MOS管的漏极、所述的第三十四MOS管的漏极、所述的第三十五MOS管的栅极、所述的第三十七MOS管的栅极和所述的第四十MOS管的栅极连接，所述的第三十一MOS管的栅极、所述的第三十四MOS管的栅极、所述的第三十二MOS管的漏极、所述的第三十五MOS管的漏极、所述的第三十六MOS管的漏极、所述的第五十三MOS管的栅极和所述的第五十六MOS管的栅极连接，所述的第三十三MOS管的源极、所述的第三十四MOS管的源极、所述的第三十五MOS管的源极和所述的第三十六MOS管的源极均接地，所述的第三十七MOS管的漏极和所述的第三十八MOS管的源极连接，所述的第三十八MOS管的栅极、所述的第四十一MOS管的栅极和所述的第五十四MOS管的栅极连接且其连接端为所述的第一主从D触发器的清零置位端，所述的第三十八MOS管的漏极、所述的第三十九MOS管的漏极、所述的第四十一MOS管的漏极和所述的第四十三MOS管的栅极连接，所述的第三十九MOS管的栅极、所述的第五十二MOS管的栅极和所述的第五十五MOS管的栅极连接且其连接端为所述的第一主从D触发器的反相清零置位端，所述的第三十九MOS管的源极和所述的第第四十MOS管的漏极连接，所述的第四十MOS管的源极和所述的第四十一MOS管的源极均接地，所述的第四十二MOS管的源极接地，所述的第四十二MOS管的漏极、所述的第四十三MOS管的源极和所述的第四十四MOS管的源极连接，所述的第四十三MOS管的漏极、所述的第四十五MOS管的漏极和所述的第四十六MOS管的源极连接，所述的第四十四MOS管的栅极、所述的第五十二MOS管的漏极、所述的第五十四MOS管的漏极和所述的第五十五MOS管的漏极连接，所述的第四十四MOS管的漏极、所述的第四十五MOS管的源极和所述的第四十七MOS管的源极连接，所述的第四十六MOS管的栅极、所述的第四十九MOS管的栅极、所述的第四十七MOS管的漏极、所述的第五十MOS管的漏极和所述的第五十一MOS管的漏极连接且其连接端为所述的第一主从D触发器的输出端，所述的第四十六MOS管的漏极、所述的第四十八MOS管的漏极、所述的第四十九MOS管的漏极、所述的第四十七MOS管的栅极和所述的第五十MOS管的栅极连接且其连接端为所述的第一主从D触发器的反相输出端，所述的第五十三MOS管的漏极和所述的第五十四MOS管的源极连接，所述的第五十五MOS管的源极和所述的第五十六MOS管的漏极连接，所述的第五十六MOS管的源极接地；所述的第二主从D触发器、所述的第三主从D触发器、所述的第四主从D触发器的电路结构和所述的第一主从D触发器相同。
CN201610892330.5A 2016-10-13 2016-10-13 一种能够防御dpa攻击的移位寄存器 Active CN106548806B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201610892330.5A CN106548806B (zh) 2016-10-13 2016-10-13 一种能够防御dpa攻击的移位寄存器
US15/687,546 US10200193B2 (en) 2016-10-13 2017-08-28 Shift register capable of defending against DPA attack

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610892330.5A CN106548806B (zh) 2016-10-13 2016-10-13 一种能够防御dpa攻击的移位寄存器

Publications (2)

Publication Number Publication Date
CN106548806A true CN106548806A (zh) 2017-03-29
CN106548806B CN106548806B (zh) 2019-05-24

Family

ID=58369077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610892330.5A Active CN106548806B (zh) 2016-10-13 2016-10-13 一种能够防御dpa攻击的移位寄存器

Country Status (2)

Country Link
US (1) US10200193B2 (zh)
CN (1) CN106548806B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109547015A (zh) * 2018-11-02 2019-03-29 宁波大学 一种基于tdpl逻辑的全加器
CN112491410A (zh) * 2020-11-18 2021-03-12 杭州师范大学 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元
CN115951541A (zh) * 2023-02-14 2023-04-11 山东全寻智能科技有限公司 一种全光移位寄存器及方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12362913B2 (en) 2022-03-16 2025-07-15 Honeywell Limited Honeywell Limitée Method and system for secure distribution of symmetric encryption keys using quantum key distribution (QKD)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070101172A1 (en) * 2005-11-01 2007-05-03 Sharp Kabushiki Kaisha Semiconductor apparatus with protective measure against power consumption analysis
CN1983450A (zh) * 2005-10-18 2007-06-20 株式会社半导体能源研究所 移位寄存器、半导体器件、显示器件和电子设备
CN103594119A (zh) * 2013-10-25 2014-02-19 宁波大学 一种三值低功耗多米诺移位寄存器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1012581C2 (nl) * 1999-07-13 2001-01-16 Koninkl Kpn Nv Werkwijze voor het beschermen van een draagbare kaart.
KR100564599B1 (ko) * 2003-12-24 2006-03-29 삼성전자주식회사 역원 계산 회로, 역원계산 방법 및 상기 역원계산 방법을실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수있는 기록매체
US20090327382A1 (en) * 2006-07-25 2009-12-31 Nec Corporation Pseudo-random number generation device, stream encryption device and program
DE102009027086A1 (de) * 2009-06-23 2010-12-30 Robert Bosch Gmbh Vorrichtung und Verfahren zur Bildung einer Signatur
DE102010029735A1 (de) * 2010-06-07 2011-12-08 Robert Bosch Gmbh Verfahren zum Generieren eines Bitvektors
DE102011078643A1 (de) * 2011-07-05 2013-01-10 Robert Bosch Gmbh Verfahren zum Erzeugen einer zufälligen Ausgangsbitfolge
US8782446B2 (en) * 2012-01-19 2014-07-15 Texas Instruments Incorporated Security of cryptographic devices against differential power analysis
WO2013172790A1 (en) * 2012-05-16 2013-11-21 Nanyang Technological University Methods for determining a result of applying a function to an input and evaluation devices
DE102012209404A1 (de) * 2012-06-04 2013-12-05 Robert Bosch Gmbh Vorrichtung zur Ausführung eines kryptographischen Verfahrens und Betriebsverfahren hierfür
US9304790B2 (en) * 2013-01-31 2016-04-05 Empire Technology Development Llc Masking power usage of co-processors on field-programmable gate arrays using negative feedback to adjust a voltage variation on an FPGA power distribution trace
US10514892B2 (en) * 2013-07-26 2019-12-24 Infineon Technologies Ag Apparatus and method for detecting integrity violation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983450A (zh) * 2005-10-18 2007-06-20 株式会社半导体能源研究所 移位寄存器、半导体器件、显示器件和电子设备
US20070101172A1 (en) * 2005-11-01 2007-05-03 Sharp Kabushiki Kaisha Semiconductor apparatus with protective measure against power consumption analysis
CN103594119A (zh) * 2013-10-25 2014-02-19 宁波大学 一种三值低功耗多米诺移位寄存器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YUEJUN ZHANG: "Design of Resistant DPA Three-valued Counter Based on SABL", 《2011 9TH IEEE INTERNATIONAL CONFERENCE ON ASIC》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109547015A (zh) * 2018-11-02 2019-03-29 宁波大学 一种基于tdpl逻辑的全加器
CN109547015B (zh) * 2018-11-02 2022-07-15 宁波大学 一种基于tdpl逻辑的全加器
CN112491410A (zh) * 2020-11-18 2021-03-12 杭州师范大学 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元
CN112491410B (zh) * 2020-11-18 2023-11-28 杭州师范大学 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元
CN115951541A (zh) * 2023-02-14 2023-04-11 山东全寻智能科技有限公司 一种全光移位寄存器及方法

Also Published As

Publication number Publication date
US10200193B2 (en) 2019-02-05
US20180109371A1 (en) 2018-04-19
CN106548806B (zh) 2019-05-24

Similar Documents

Publication Publication Date Title
CN106548806B (zh) 一种能够防御dpa攻击的移位寄存器
CN105227176B (zh) 一种混合型puf电路
Christodoulou et al. Compressible flow and Euler's equations
CN106547513B (zh) 利用灵敏放大型逻辑的防御差分功耗分析加法器
CN105445645B (zh) 一种用于监测集成电路nbti老化效应的数字型监测电路
CN105871367B (zh) 一种电桥失衡型puf单元电路及多位puf电路
CN105932998A (zh) 一种采用延迟树结构的毛刺型puf电路
CN103595371B (zh) 一种基于n型sabl逻辑的双边沿d触发器
CN107276579A (zh) 基于sabl逻辑的功耗平衡译码器
CN109547015B (zh) 一种基于tdpl逻辑的全加器
CN113268745B (zh) 基于Camellia加密算法的软PUF
CN102394606B (zh) 一种防御能量攻击的jk触发器
CN109711203B (zh) 一种利用阈值电压限定的数据选择器
CN109861685B (zh) 一种利用三相双轨预充逻辑实现的全减器
Lee et al. A 2x2 Bit Multiplier Using Hybrid 13T Full Adder with Vedic Mathematics Method
CN113095035B (zh) 一种亚阈值动态延迟型puf电路
US20250036818A1 (en) Low-latency multi-domain masking
CN109546997B (zh) 一种基于tdpl逻辑的数值比较器
CN115484107A (zh) 一种基于并行计算的侧信道密钥分析方法及系统
CN110795775A (zh) 一种用于安全芯片中非易失性存储器的加密方法和装置
CN111045643B (zh) 一种利用阈值电压特性的乘法单元电路及乘法器
CN107688453A (zh) 一种基于传输门结构的多值绝热乘法器单元电路
Duan et al. A differential public PUF design for lightweight authentication
Le Thanh et al. Power consumption improvements in aes decryption based on null convention logic
CN104092533B (zh) 一种抵御能量分析攻击的aes对称互补型硬件实现方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant