[go: up one dir, main page]

CN106486535A - 鳍片式双极型半导体器件及其制造方法 - Google Patents

鳍片式双极型半导体器件及其制造方法 Download PDF

Info

Publication number
CN106486535A
CN106486535A CN201510551705.7A CN201510551705A CN106486535A CN 106486535 A CN106486535 A CN 106486535A CN 201510551705 A CN201510551705 A CN 201510551705A CN 106486535 A CN106486535 A CN 106486535A
Authority
CN
China
Prior art keywords
fin
type
semiconductor
area
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510551705.7A
Other languages
English (en)
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510551705.7A priority Critical patent/CN106486535A/zh
Priority to US15/236,329 priority patent/US10121860B2/en
Publication of CN106486535A publication Critical patent/CN106486535A/zh
Priority to US16/153,461 priority patent/US10566421B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H10D62/134—Emitter regions of BJTs of lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/061—Manufacture or treatment of lateral BJTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/60—Lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
    • H10P30/222—
    • H10P50/642—
    • H10P50/691—
    • H10P95/90—
    • H10W20/0698—
    • H10W20/20—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了鳍片式双极型半导体器件及其制造方法。该鳍片式双极型半导体器件包括：基区、集电区和发射区。其中，基区的位于半导体衬底中的第一部分与发射区的位于半导体衬底中的第三部分邻接并形成发射结界面，该发射结界面位于所述衬底中；基区的第一半导体鳍片、集电区的第二半导体鳍片以及发射区的第三半导体鳍片彼此物理地分离。由于发射结界面形成在半导体衬底中，发射结界面较大，并且不存在由于刻蚀导致发射结界面存在的缺陷，因而本发明的鳍片式双极型半导体器件的漏电流较小、线性度和电性均匀性较好，在使用该鳍片式双极型半导体器件时，各个器件之间也更易于匹配。

Description

鳍片式双极型半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及鳍片式双极型半导体器件及其制造方法。
背景技术
随着MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物-半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(Short Channel Effect，SCE)变成一个关键问题。FINFET(Fin Field-Effect Transistor，鳍式场效应晶体管)器件对沟道电荷显示出优良的栅极控制能力，并且由于较好的静电控制能力，可以进一步使得CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件的尺寸减小，例如可以减小到20nm节点以下。
BJT(Bipolar Junction Transistor，双极结型晶体管)是重要的半导体器件，其可以利用MOSFET工艺来来实现。
发明内容
本发明的发明人发现，现有技术至少存在的问题有：现有技术中基于FINFET工艺形成的BJT器件中，由于在对鳍片刻蚀时，会造成FIN侧面存在缺陷，容易造成较大的漏电，并且由于发射结在FIN中或者底部，发射结面积较小，因而BJT的线性度也较差。
为了解决上述问题，本发明的发明人提出了一种鳍片式双极型半导体器件。
根据本发明的第一方面，提供了一种鳍片式双极型半导体器件，包括：基区，其包括位于半导体衬底中的第一部分以及位于衬底上的与所述第一部分邻接的第一半导体鳍片；集电区，其包括位于所述半导体衬底中的第二部分以及位于衬底上的与所述第二部分邻接的第二半导体鳍片，其中所述第一部分与所述第二部分邻接；以及发射区，其包括位于所述半导体衬底中的第三部分以及位于衬底上的与所述第三部分邻接的第三半导体鳍片，其中所述第一部分与所述第三部分邻接并形成发射结界面，所述发射结界面位于所述衬底中，其中，所述第二部分不与所述第三部分邻接，并且所述第一半导体鳍片、第二半导体鳍片、第三半导体鳍片彼此物理地分离。
进一步，所述第三部分被所述第一部分至少部分地包围。
进一步，所述第三部分在所述第一部分的一部分之上。
进一步，鳍片式双极型半导体器件还包括：部分填充所述第一半导体鳍片、所述第二半导体鳍片和所述第三半导体鳍片的各个鳍片之间的空间的隔离物；所述隔离物包括位于所述各个鳍片上的衬里氧化物以及填充物。
进一步，所述第一部分与所述第二部分邻接，并形成位于所述衬底中的集电结界面。
进一步，所述第二部分和所述第三部分为第一导电类型，所述第一部分为与所述第一导电类型不同的第二导电类型，并且所述第二半导体鳍片和所述第三半导体鳍片为第一导电类型，所述第一半导体鳍片为第二导电类型。
进一步，鳍片式双极型半导体器件还包括：分别与所述第一半导体鳍片、所述第二半导体鳍片和所述第三半导体鳍片接触的接触件。
根据本发明的第二方面，提供了一种鳍片式双极型半导体器件的制造方法，包括以下步骤：(a)提供包括彼此邻接的第一导电类型的第一区和第二导电类型的第二区的衬底，所述第一导电类型不同于所述第二导电类型；(b)对所述衬底进行刻蚀以形成位于所述第一区中的第三区以及所述第三区上的第一组鳍片，和位于所述第二区中的第四区以及所述第四区上的第二组鳍片；(c)对所述第二组鳍片中的第一部分鳍片以及与该部分鳍片对应的第四区的第一部分执行第一掺杂，形成第一导电类型的发射区，所述第四区的其余部分作为基区；以及(d)对所述第二组鳍片中的与所述第一部分鳍片不同的第二部分鳍片执行第二掺杂；其中，所述发射区与所述基区相邻接，并且两者所形成的结的界面位于所述第四区中。
进一步，以倾斜角度执行第一离子注入来实施所述第一掺杂，其中，所述倾斜角度为7-15度。
进一步，所述第一导电类型为N型而所述第二导电类型为P型，或者所述第一导电类型为P型而所述第二导电类型为N型。
进一步，刻蚀留下的第一区作为集电区，所述集电区与所述基区邻接，并形成位于所述衬底中的集电结界面。
进一步，所述衬底还包括：在所述第一区和所述第二区上的硬掩模层；所述刻蚀还形成了在所述第一组鳍片和所述第二组鳍片上的硬掩模。
进一步，在步骤(c)和步骤(d)之间，所述制造方法还包括：(e)对所述第一组鳍片执行第三掺杂，以在所述第一组鳍片中形成接触区。
进一步，通过第二离子注入实施所述第二掺杂，以及通过第三离子注入实施所述第三掺杂，所述第一导电类型为N型，所述第二导电类型为P型，执行所述第三离子注入以使所述第一组鳍片的导电类型为N+型，以及执行所述第二离子注入以使所述第二组鳍片中的所述第二部分鳍片的导电类型为P+型。
进一步，所述第一导电类型为P型，所述第二导电类型为N型，执行第三离子注入以使所述第一组鳍片的导电类型为P+型，以及执行第二离子注入以使所述第二组鳍片中的所述第二部分鳍片的导电类型为N+型。
进一步，在步骤(b)和步骤(c)之间，所述制造方法还包括：在所述第三区、所述第一组鳍片、所述第四区以及所述第二组鳍片上形成第一衬里氧化物。
进一步，在步骤(d)之后，所述制造方法还包括：形成第一电介质层，所述第一电介质层部分填充各个鳍片之间的空间并露出各个鳍片的一部分；以及形成到选定的鳍片的接触件。
进一步，在步骤(d)之后，所述制造方法还包括：形成第一电介质层，所述第一电介质层部分填充各个鳍片之间的空间并露出各个鳍片的一部分；去除各个鳍片上暴露的第一衬里氧化物；以及形成到选定的鳍片的接触件。
进一步，所述制造方法还包括：对形成有所述鳍片的衬底执行尖峰退火处理。
进一步，所述发射区被所述基区至少部分地包围。
进一步，所述发射区在所述基区的一部分之上。
本发明中，由于发射结界面形成在半导体衬底中，发射结界面较大，并且不存在由于刻蚀导致发射结界面存在的缺陷，因而本发明的鳍片式双极型半导体器件的漏电流较小、线性度和电性均匀性较好，在使用该鳍片式双极型半导体器件时，各个器件之间也更易于匹配。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术中基于FINFET工艺的BJT器件的横截面图。
图2是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的横截面图。
图3是示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的流程图。
图4A是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4B是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4C是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4D是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4E是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4F是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图4G是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5A是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5B是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5C是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5D是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5E是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5F是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5G是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5H是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5I是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5J是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5K是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5L是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5M是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5N是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5O是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5P是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
图5Q是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，现有技术基于FINFET工艺形成的BJT器件中，由于在对鳍片(FIN)刻蚀时，会造成FIN侧面存在缺陷，容易造成较大的漏电。另外，由于发射结在FIN中，如图1所示的椭圆所指示的，发射结面积较小，且发射结的界面会受到所述缺陷的影响，因而所形成BJT器件的线性度也较差。再者，由于各个FIN的发射结界面比较小，且会存在不同数量或分布的缺陷，造成各个FIN的电性存在差异，因而BJT器件中各个FIN的电性均匀性较差。在实际使用中，经常需要将两个以上的BJT器件组合在一起使用，但是由于每个BJT器件的各个FIN的电性存在差异，因而各个BJT器件的电性之间也会存在差异，导致各个BJT器件存在失配。
图2是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的横截面图。如图2所示，鳍片式双极型半导体器件2包括：基区21、集电区22和发射区23。这里，基区21包括位于半导体衬底(例如硅衬底)20中的第一部分211以及位于衬底20上的与该第一部分211邻接的第一半导体鳍片212。集电区22包括位于半导体衬底20中的第二部分221以及位于衬底20上的与该第二部分221邻接的第二半导体鳍片222，其中第一部分211与第二部分221邻接。发射区23包括位于半导体衬底20中的第三部分231以及位于衬底20上的与该第三部分231邻接的第三半导体鳍片232，其中第一部分211与该第三部分231邻接并形成发射结界面25。该发射结界面25位于衬底20中。另外，第二部分221不与第三部分231邻接。第一半导体鳍片212、第二半导体鳍片222、第三半导体鳍片232彼此物理地分离。例如，第一半导体鳍片212、第二半导体鳍片222、第三半导体鳍片232可以分别用于基极、集电极和发射极。
这里，在一些实施例中，在基区21、集电区22和发射区23下可以有基础层201。基础层201可以由半导体材料(例如，与基区21、集电区22和发射区23相同或者不同的半导体材料)或者绝缘材料等形成。本领域技术人员还应当明白，图2中所示的第一半导体鳍片212、第二半导体鳍片222和第三半导体鳍片232的相应数量仅是示例性的，本发明的范围并不仅限于图2所示出的鳍片数量。
在一些实施例中，第三部分231可以被第一部分211至少部分地包围。图2是横截面图，而实际上图2中的第一部分、第二部分和第三部分等均为立体结构，例如，第三部分可以理想地是具有六面的长方体结构。在其它实施例中，第三部分也可以是其他形状。这里以长方体结构的第三部分为例进行说明。在一些实施例中，第三部分231可以在第一部分211的一部分之上。在进一步的示例中，第三部分231的至少两个面可以与第一部分211邻接，从而使得第三部分231被第一部分211至少部分地包围。
例如，在一个示例中，第三部分231的左面2311和下面2312分别与第一部分211邻接，如图2所示。在另一示例中，第三部分231的左面2311、下面2312、前面(在垂直于纸面的方向上更靠近观察者的面，未示出)和后面(在垂直于纸面的方向上更远离观察者的面，未示出)四个面分别与第一部分211邻接。在又一个示例中，第三部分231的左面、右面(与左面相对的面，未示出)、下面、前面和后面五个面分别与第一部分211邻接。在另一示例中，还构思了第三部分231的左面、右面、前面和后面四个面分别与第一部分211邻接，而其下面与衬底20的基础层201邻接。本领域技术人员将明了，对于其他形状的第三部分，也可以有对应的第三部分的部分面与第一部分邻接的情况，这里不再一一赘述。
如图2所示，鳍片式双极型半导体器件2还可以包括：部分填充第一半导体鳍片212、第二半导体鳍片222和第三半导体鳍片232的各个鳍片之间的空间的隔离物24。该隔离物24可以包括位于各个鳍片上的可选的衬里氧化物241以及填充物242。该隔离物能够有利于防止各个鳍片之间的不期望的电性连接，提高器件性能。
如图2所示，第一部分211与第二部分221邻接，并形成位于衬底20中的集电结界面26。图2仅示出了集电结界面26的一个实施例，在另一些实施例中，与第三部分231类似地，第二部分221也可以被第一部分211至少部分地包围。关于第二部分221被至少部分地包围的实施例，可以参考前面所列举的第三部分231被第一部分211至少部分地包围的一些实施例，这里不再赘述。
在一些实施例中，第二部分221和第三部分231为第一导电类型，第一部分211为与该第一导电类型不同的第二导电类型。相应地，第二半导体鳍片222和第三半导体鳍片232为第一导电类型，第一半导体鳍片212为第二导电类型。优选地，第一、第二和第三半导体鳍片具有比相应的第一、第二、第三部分高的掺杂浓度。在所述第一和第二导电类型中，可以一种导电类型为N型或N+型(掺杂浓度不同)，另一种导电类型为P型或P+型；或者反之。在一些实施例中，第一导电类型为N型或N+型，第二导电类型为P型或P+型；或者第一导电类型为P型或P+型，第二导电类型为N型或N+型。
例如，第二部分221为N型，第三部分231为N+型，第一部分211为P型，并且第二半导体鳍片222和第三半导体鳍片232为N+型，第一半导体鳍片212为P+型。又例如，第二部分221为P型，第三部分231为P+型，第一部分211为N型，并且第二半导体鳍片222和第三半导体鳍片232为P+型，第一半导体鳍片212为N+型。
在一些实施例中，第一导电类型为N+型或P+型。即，第二部分221、第三部分231、第二半导体鳍片222和第三半导体鳍片232均为N+型，或者均为P+型。将半导体鳍片掺杂为重掺杂的N+型或P+型，有利于降低接触电阻。
如图2所示，鳍片式双极型半导体器件2还可以包括：分别与第一半导体鳍片212、第二半导体鳍片222和第三半导体鳍片232接触的接触件27。该接触件27被用于与其它元件(例如，布线，如果有的话)的连接。接触件27可以包括但不限于金属材料或者合金，例如可以包括但不限于：钨、钛、钴、和/或上述的硅化物等。
如图2所示，鳍片式双极型半导体器件2还可以包括层间电介质28，例如在隔离物24之上、位于相邻的接触件27及其相应鳍片之间。该层间电介质28可以防止各个接触件或者各个鳍片之间的不期望的电性连接，提高器件性能。在一些实施例中，层间电介质28可以包括一种或多种绝缘材料，例如，氧化物(比如二氧化硅)、氮化物(比如氮化硅)等。
图3是示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的流程图。图4A至图4D是示意性地示出根据本发明一些实施例的鳍片式双极型半导体器件的制造方法的若干阶段的结构的横截面图。下面参考图3和图4A至图4D来说明鳍片式双极型半导体器件的制造过程。
步骤S301，提供包括彼此邻接的第一导电类型的第一区和第二导电类型的第二区的衬底，该第一导电类型不同于该第二导电类型。例如，如图4A所示，提供衬底20(例如硅衬底)。该衬底20可以包括第一区41和第二区42，其中，第一区41和第二区42二者的导电类型不同，例如，第一区41为N型，第二区42为P型；或者第一区41为P型，第二区42为N型。此外，图4A中还示出了可选的在第一区41和第二区42之下的基础层201。
步骤S302，对衬底进行刻蚀以形成位于第一区中的第三区以及该第三区上的第一组鳍片，和位于第二区中的第四区以及该第四区上的第二组鳍片。例如，如图4B所示，对衬底刻蚀以形成第三区43以及第一组鳍片401，和第四区44以及第二组鳍片402。在一个实施方式中，可以通过如下工艺形成图4B所示的结构：在衬底上形成图案化的硬掩模层(未示出)，以该硬掩模层作为阻挡层，对衬底进行刻蚀，从而形成第三区43以及第一组鳍片401，和第四区44以及第二组鳍片402。在另一实施例中，可以利用STI(Shallow TrenchIsolation，浅沟槽隔离)工艺形成图4B所示的结构。本领域技术人员应该理解，本发明的制造方法的各个阶段的结构示意图中示出的鳍片的数量仅是示例性的，本发明的范围并不仅限于各图(例如图4B)中所示出的鳍片的数量。
在一些实施例中，衬底还可以包括：在第一区和第二区上的硬掩模层(未示出)；从而这里的刻蚀还形成了在第一组鳍片和第二组鳍片上的硬掩模411(如图4E所示)。在一些实施例中，该硬掩模411可以为氮化硅。在后续步骤中，可选地，硬掩模411可以被去除。
步骤S303，对第二组鳍片中的第一部分鳍片以及与该部分鳍片对应的第四区的第一部分执行第一掺杂，形成第一导电类型的发射区，第四区的其余部分作为基区；其中，发射区与基区相邻接，并且两者所形成的结的界面位于第四区衬底中。例如，如图4C所示，利用图案化的掩模45(例如光致抗蚀剂)(例如，其可以将不需要执行第一掺杂的结构部分覆盖)，对第一部分鳍片4021以及与该部分鳍片对应的第四区的第一部分231执行第一掺杂，从而使得被掺杂的部分形成发射区。然后可以去除该掩模45。在一些实施例中，以倾斜角度执行第一离子注入来实施第一掺杂。这里，倾斜角度是指入射的离子束与衬底表面(或者主表面)的法线的夹角。优选地，该倾斜角度可以为7-15度，例如10度、12度等。在另一些实施例中，也可以利用其它工艺(例如，扩散)来执行第一掺杂。掺杂后的第一部分鳍片4021可以对应于图2中的第三半导体鳍片232，并可用于与发射极电极形成接触。如图4C所示，发射区与基区相邻接，并且两者所形成的结(即发射结)的界面(如附图标记25所指示的，但不限于此)位于第四区44中。在一些实施例中，发射区被基区至少部分地包围。在另一些实施例中，发射区在基区的一部分之上。
刻蚀留下的第一区(在该示例中即，第三区43和第一组鳍片401)可以作为集电区。该集电区与基区邻接，并形成位于鳍片之下的衬底中的集电结界面26，如图4C所示。然而，应当理解，这仅仅是示例性的，而不是限制性的。在一些其它实施例中，集电区可以被基区至少部分地包围，从而可以增加集电结界面。
在一些实施例中，第一导电类型可以为N型，第二导电类型可以为P型。第一离子注入的工艺条件可以包括：用于该注入的源材料包含砷，注入能量可以为8K-20KeV(例如，10KeV、13KeV、17KeV等)，注入浓度可以为1.0×1014-2.0×1015atom/cm3(例如，5.0×1014atom/cm3、1.0×1015atom/cm3、1.5×1015atom/cm3等)。
在另一些实施例中，第一导电类型可以为P型，第二导电类型可以为N型。第一离子注入的工艺条件可以包括：用于该注入的源材料包含氟化硼(这里注入的杂质离子为氟化硼离子)，能量为3K～10KeV(例如，5KeV、7KeV、9KeV等)，注入浓度可以为1.0×1014-2.0×1015atom/cm3(例如，5.0×1014atom/cm3、1.0×1015atom/cm3、1.5×1015atom/cm3等)；或者注入的源材料包含氟化硼(这里注入的杂质离子为硼离子)，注入能量可以为1K～4KeV(例如2KeV、3KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如，8.0×1014atom/cm3、1.0×1015atom/cm3、2.0×1015atom/cm3等)。
步骤S304，对第二组鳍片中的与第一部分鳍片不同的第二部分鳍片执行第二掺杂。例如，如图4D所示，利用图案化的掩模(例如光致抗蚀剂)46(例如，其可以将不需要掺杂的结构部分覆盖)，对第二组鳍片中的第二部分鳍片4022执行第二掺杂。然后，可以去除该掩模46。例如可以利用离子注入或者扩散工艺等执行该第二掺杂。
至此，形成了本发明一些实施例的鳍片式双极型半导体器件。由于发射结界面形成在半导体衬底中，发射结界面较大，并且不存在由于刻蚀导致的发射结界面存在的缺陷。因而，本发明的鳍片式双极型半导体器件的漏电流较小、线性度和电性均匀性较好。在使用根据本发明的鳍片式双极型半导体器件时，各个器件之间也更易于匹配。
在一些实施例中，在步骤303和步骤304之间，还包括：对第一组鳍片401执行第三掺杂，以在第一组鳍片中形成接触区。例如，如图4F所示，利用图案化的掩模47(例如，其将不需要执行第三掺杂的结构部分覆盖)，对第一组鳍片401执行第三掺杂(例如，通过离子注入或扩散工艺)。之后，可以去除掩模47。
在一些实施例中，通过第二离子注入实施第二掺杂，以及通过第三离子注入实施第三掺杂。这里第一导电类型可以为N型，第二导电类型可以为P型。在一个示例中，可以执行第三离子注入以使第一组鳍片的导电类型为N+型，以及执行第二离子注入以使第二组鳍片中的第二部分鳍片的导电类型为P+型。在一个示例中，优选地，第三离子注入的条件可以包括：用于注入的源材料包含砷，注入能量可以为2K-7KeV(例如，3KeV、5KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在另一示例中，用于注入的源材料包含磷，注入能量可以为1K-5KeV(例如2KeV、4KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在一个示例中，第二离子注入的条件可以包括：用于注入的源材料包含氟化硼(这里注入的杂质离子为氟化硼离子)，注入能量可以为4K-8KeV(例如5KeV、7KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在另一示例中，用于注入的源材料包含氟化硼(这里注入的杂质离子为硼离子)，注入能量可以为1K-4KeV(例如2KeV、3KeV等)，注入浓度为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。
在另一些实施例中，通过第二离子注入实施第二掺杂，以及通过第三离子注入实施第三掺杂。这里第一导电类型可以为P型，第二导电类型可以为N型。在一个示例中，可以执行第三离子注入以使第一组鳍片的导电类型为P+型，以及执行第二离子注入以使第二组鳍片中的第二部分鳍片的导电类型为N+型。在一个示例中，优选地，第三离子注入的条件包括：用于注入的源材料包含氟化硼(这里注入的杂质离子为氟化硼离子)，注入能量可以为4K-8KeV(例如5KeV、7KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在另一示例中，用于注入的源材料包含氟化硼(这里注入的杂质离子为硼离子)，注入能量可以为1K-4KeV(例如2KeV、3KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在一个示例中，第二离子注入的条件包括：用于注入的源材料包含砷，注入能量可以为2K-7KeV(例如，3KeV、5KeV等)，注入浓度可以为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。在另一示例中，用于注入的源材料包含磷，注入能量可以为1K-5KeV(例如2KeV、4KeV等)，注入浓度为5.0×1014-3.0×1015atom/cm3(例如1.0×1015atom/cm3、2.0×1015atom/cm3等)。
在一些实施例中，可选地，在步骤302和步骤303之间，制造过程还可以包括：在第三区、第一组鳍片、第四区以及第二组鳍片上形成第一衬里氧化物241。该第一衬里氧化物覆盖第三区、第一组鳍片、第四区以及第二组鳍片。
在一些实施例中，在步骤304之后，制造过程还可以包括：如图4G所示，形成第一电介质层242，该第一电介质层242部分填充各个鳍片之间的空间并露出各个鳍片的一部分；可选地去除鳍片上的硬掩模(如果有硬掩模的话)；以及形成到选定的鳍片的接触件(例如，见图2)。
在另一些实施例中，在步骤304之后，制造过程还可以包括：如图4G所示，形成第一电介质层242，该第一电介质层242部分填充各个鳍片之间的空间并露出各个鳍片的一部分；去除各个鳍片上暴露的第一衬里氧化物241以及可选地去除鳍片上的硬掩模(如果有硬掩模的话)；以及形成到选定的鳍片的接触件(例如，见图2)。
图5A至图5Q是示意性地示出根据本发明另一些实施例的鳍片式双极型半导体器件的制造方法的各个阶段的结构的横截面图。下面结合图5A至图5Q描述该鳍片式双极型半导体器件的制造过程。
首先，如图5A所示，提供衬底20，例如硅衬底，在该衬底沉积形成牺牲氧化物层502(例如二氧化硅)。
接下来，如图5B所示，对衬底进行掺杂，形成彼此邻接的第一导电类型的第一区41和第二导电类型的第二区42，该第一导电类型不同于该第二导电类型。例如，可以在牺牲氧化物层502上形成覆盖后续将要形成第二区的图案化的第一掩模(例如光致抗蚀剂)作为阻挡层，对未被阻挡的将要形成第一区的衬底部分执行离子注入以形成第一区，去除该第一掩模，然后在牺牲氧化物层502上形成覆盖衬底的第一区的第二掩模作为阻挡层，对未被阻挡的将要形成第二区的衬底部分执行离子注入以形成第二区，然后可以去除该第二掩模。至此，形成了包括彼此邻接的第一导电类型的第一区和第二导电类型的第二区的衬底。此外，图5B中还示出了衬底20的可选的基础层201。
在一些实施例中，第一导电类型可以为N型，第二导电类型可以为P型；或者第一导电类型可以为P型，第二导电类型可以为N型。在一个示例中，通过离子注入形成N型第一区或者N型第二区的条件可以包括：用于注入的源材料包含磷，注入能量可以为100K-180KeV(例如130KeV、150KeV等)，注入浓度可以为5.0×102-5.0×103atom/cm3(例如1.0×103atom/cm3、3.0×103atom/cm3等)。在另一个示例中，通过离子注入形成P型第二区或者P型第一区的条件可以包括：用于注入的源材料包含硼，注入能量可以为30K-70KeV(例如40KeV、50KeV、60KeV等)，注入浓度可以为5.0×1012-1.0×1014atom/cm3(例如1.0×1013atom/cm3、5.0×1013atom/cm3等)。
接下来，对形成有第一区和第二区的衬底执行退火处理。例如，该退火处理可以为快速热退火(Rapid Thermal Annealing，RTA)，其中，RTA的条件可以包括：退火温度可以为950-1050℃，退火时间可以为5-20s。经过退火处理，可以激活第一区和第二区中的杂质。
接下来，如图5C所示，在牺牲氧化物层502上沉积形成硬掩模层503(例如氮化硅)，从而形成还包括在第一区和第二区上的硬掩模层的衬底。
接下来，如图5D所示，对衬底进行刻蚀以形成位于第一区中的第三区43以及该第三区上的第一组鳍片401，和位于第二区中的第四区44以及该第四区上的第二组鳍片402，其中，第二组鳍片402包括第一部分鳍片4021和第二部分鳍片4022。这里的刻蚀还形成了在第一组鳍片和第二组鳍片上的硬掩模503。
接下来，如图5D所示，在第三区43、第一组鳍片401、第四区44以及第二组鳍片402上形成第一衬里氧化物241。
接下来，如图5E所示，对第二组鳍片中的第一部分鳍片4021以及与该部分鳍片对应的第四区的第一部分231执行第一掺杂，形成第一导电类型的发射区，第四区的其余部分作为基区(即，区域211和第二部分鳍片4022)。掺杂后的第一部分鳍片4021可以对应于图2中的第三半导体鳍片232，并可用于与发射极电极形成接触。
接下来，如图5F，在各个鳍片之间以及各个鳍片上形成第一电介质层242，例如，利用FCVD(FlowableChemical Vapor Deposition，流动的化学气相沉积)工艺沉积形成第一电介质层242，该第一电介质层242用作填充物，例如二氧化硅。
接下来，如图5G所示，平坦化第一电介质层242。例如，以鳍片顶部上的第一衬里氧化物241作为停止层，利用CMP(ChemicalMechanical Planarization，化学机械平坦化)工艺执行这里的平坦化操作。又例如，也可以以硬掩模503作为停止层，执行平坦化处理。
接下来，如图5H所示，刻蚀第一电介质层242以形成凹陷504，使得该第一电介质层部分填充各个鳍片之间的空间并露出各个鳍片的一部分。
接下来，如图5I所示，例如，利用刻蚀等工艺去除各个鳍片上的硬掩模503和暴露的第一衬里氧化物241。在该实施例中，牺牲氧化物层502也被去除。
接下来，如图5J所示，在第一电介质层242和暴露的鳍片上沉积形成第二衬里氧化物505(例如二氧化硅)，用于对经过刻蚀的鳍片表面进行修复。
接下来，如图5K所示，对第一组鳍片401执行第三掺杂，以在第一组鳍片中形成接触区。被掺杂后的该第一组鳍片401可以对应于图2中的第二半导体鳍片222，并可用于与集电极电极形成接触。
接下来，如图5L所示，对第二组鳍片中的与第一部分鳍片4021不同的第二部分鳍片4022执行第二掺杂。被掺杂后的第二部分鳍片4022可以对应于图2中的第一半导体鳍片212，并可用于与基极电极形成接触。
接下来，对形成有鳍片的衬底执行尖峰退火处理，例如，该尖峰退火处理的温度可以为1000-1050℃。所述退火处理可以用于激活鳍片中的杂质。
接下来，如图5M所示，在第一电介质层242和各个鳍片上沉积层间电介质28。由于在前面的步骤中形成了第二衬里氧化物505，因此可以在第二衬里氧化物505上沉积层间电介质28。在另一些实施例中，如果在前面的步骤中没有形成第二衬里氧化物505，则可以直接在第一电介质层242和各个鳍片上沉积层间电介质28。例如，该层间电介质可以为氧化物、氮化物等。
接下来，如图5N所示，选择性地刻蚀层间电介质28以形成第一凹陷5061、第二凹陷5062和第三凹陷5063，使得集电区、基区和发射区上的选定的鳍片的一部分分别暴露在第一凹陷5061、第二凹陷5062和第三凹陷5063中。
接下来，形成到所暴露的鳍片的接触件。
在一些实施例中，可以参考图5O至图5Q来描述形成接触件的过程。
如图5O所示，第一凹陷5061、第二凹陷5062和第三凹陷5063中的鳍片的暴露部分上形成金属硅化物507。在一个实施例中，可以利用自对准金属硅化物制作工艺(salicide)形成该金属硅化物507。例如，可以先在各个凹陷中沉积金属，然后对该金属进行刻蚀，并且该金属与鳍片进行反应形成金属硅化物507(例如钛/硅合金或者钴/硅合金等)。该金属硅化物可以降低金属与鳍片的接触电阻。
接下来，如图5P所示，在层间电介质28上沉积金属层27，使得该金属层27完全填充第一凹陷、第二凹陷和第三凹陷。例如，该金属可以包括：钨、钛、钴等。
接下来，如图5Q所示，平坦化金属层使得各个凹陷中的金属层被层间电介质物理地隔离，以形成接触件27。
至此形成了根据本发明另一些实施例的鳍片式双极型半导体器件。
在另一些实施例中，也可以不用首先形成金属硅化物，而是直接在层间电介质28上沉积金属层27来完全填充第一凹陷、第二凹陷和第三凹陷，再对金属层进行平坦化处理以形成鳍片式双极型半导体器件。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。还应理解，本公开的各实施例的特征可以自由地进行组合以获得不同优点。
根据本公开的实施例，发射结界面形成在半导体衬底中，因此发射结界面较大。另外，根据本公开的实施例，消除了由于鳍片的刻蚀导致发射结界面存在的缺陷。根据本公开的鳍片式双极型半导体器件的漏电流较小、线性度和电性均匀性较好。因而，在使用根据本公开的鳍片式双极型半导体器件时，各个器件之间也易于匹配。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (21)

1.一种鳍片式双极型半导体器件，其特征在于，包括：
基区，其包括位于半导体衬底中的第一部分以及位于衬底上的与所述第一部分邻接的第一半导体鳍片；
集电区，其包括位于所述半导体衬底中的第二部分以及位于衬底上的与所述第二部分邻接的第二半导体鳍片，其中所述第一部分与所述第二部分邻接；以及
发射区，其包括位于所述半导体衬底中的第三部分以及位于衬底上的与所述第三部分邻接的第三半导体鳍片，其中所述第一部分与所述第三部分邻接并形成发射结界面，所述发射结界面位于所述衬底中，
其中，所述第二部分不与所述第三部分邻接，并且所述第一半导体鳍片、第二半导体鳍片、第三半导体鳍片彼此物理地分离。
2.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，
所述第三部分被所述第一部分至少部分地包围。
3.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，
所述第三部分在所述第一部分的一部分之上。
4.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，还包括：
部分填充所述第一半导体鳍片、所述第二半导体鳍片和所述第三半导体鳍片的各个鳍片之间的空间的隔离物；
所述隔离物包括位于所述各个鳍片上的衬里氧化物以及填充物。
5.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，
所述第一部分与所述第二部分邻接，并形成位于所述衬底中的集电结界面。
6.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，
所述第二部分和所述第三部分为第一导电类型，所述第一部分为与所述第一导电类型不同的第二导电类型，并且
所述第二半导体鳍片和所述第三半导体鳍片为第一导电类型，所述第一半导体鳍片为第二导电类型。
7.根据权利要求1所述的鳍片式双极型半导体器件，其特征在于，还包括：
分别与所述第一半导体鳍片、所述第二半导体鳍片和所述第三半导体鳍片接触的接触件。
8.一种鳍片式双极型半导体器件的制造方法，其特征在于，包括以下步骤：
(a)提供包括彼此邻接的第一导电类型的第一区和第二导电类型的第二区的衬底，所述第一导电类型不同于所述第二导电类型；
(b)对所述衬底进行刻蚀以形成位于所述第一区中的第三区以及所述第三区上的第一组鳍片，和位于所述第二区中的第四区以及所述第四区上的第二组鳍片；
(c)对所述第二组鳍片中的第一部分鳍片以及与该部分鳍片对应的第四区的第一部分执行第一掺杂，形成第一导电类型的发射区，所述第四区的其余部分作为基区；以及
(d)对所述第二组鳍片中的与所述第一部分鳍片不同的第二部分鳍片执行第二掺杂；
其中，所述发射区与所述基区相邻接，并且两者所形成的结的界面位于所述第四区中。
9.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，
以倾斜角度执行第一离子注入来实施所述第一掺杂，其中，所述倾斜角度为7-15度。
10.根据权利要求9所述的鳍片式双极型半导体器件的制造方法，其特征在于，
所述第一导电类型为N型而所述第二导电类型为P型，或者
所述第一导电类型为P型而所述第二导电类型为N型。
11.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，
刻蚀留下的第一区作为集电区，所述集电区与所述基区邻接，并形成位于所述衬底中的集电结界面。
12.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，所述衬底还包括：
在所述第一区和所述第二区上的硬掩模层；
所述刻蚀还形成了在所述第一组鳍片和所述第二组鳍片上的硬掩模。
13.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，在步骤(c)和步骤(d)之间，还包括：
(e)对所述第一组鳍片执行第三掺杂，以在所述第一组鳍片中形成接触区。
14.根据权利要求13所述的鳍片式双极型半导体器件的制造方法，其特征在于，
通过第二离子注入实施所述第二掺杂，以及通过第三离子注入实施所述第三掺杂，
所述第一导电类型为N型，所述第二导电类型为P型，执行所述第三离子注入以使所述第一组鳍片的导电类型为N+型，以及执行所述第二离子注入以使所述第二组鳍片中的所述第二部分鳍片的导电类型为P+型。
15.根据权利要求13所述的鳍片式双极型半导体器件的制造方法，其特征在于，
所述第一导电类型为P型，所述第二导电类型为N型，执行第三离子注入以使所述第一组鳍片的导电类型为P+型，以及执行第二离子注入以使所述第二组鳍片中的所述第二部分鳍片的导电类型为N+型。
16.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，在步骤(b)和步骤(c)之间，还包括：
在所述第三区、所述第一组鳍片、所述第四区以及所述第二组鳍片上形成第一衬里氧化物。
17.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，在步骤(d)之后，还包括：
形成第一电介质层，所述第一电介质层部分填充各个鳍片之间的空间并露出各个鳍片的一部分；以及
形成到选定的鳍片的接触件。
18.根据权利要求16所述的鳍片式双极型半导体器件的制造方法，其特征在于，在步骤(d)之后，还包括：
形成第一电介质层，所述第一电介质层部分填充各个鳍片之间的空间并露出各个鳍片的一部分；
去除各个鳍片上暴露的第一衬里氧化物；以及
形成到选定的鳍片的接触件。
19.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，还包括：
对形成有所述鳍片的衬底执行尖峰退火处理。
20.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，
所述发射区被所述基区至少部分地包围。
21.根据权利要求8所述的鳍片式双极型半导体器件的制造方法，其特征在于，
所述发射区在所述基区的一部分之上。
CN201510551705.7A 2015-09-01 2015-09-01 鳍片式双极型半导体器件及其制造方法 Pending CN106486535A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510551705.7A CN106486535A (zh) 2015-09-01 2015-09-01 鳍片式双极型半导体器件及其制造方法
US15/236,329 US10121860B2 (en) 2015-09-01 2016-08-12 BJT structure design for 14nm FinFET device
US16/153,461 US10566421B2 (en) 2015-09-01 2018-10-05 Method for manufacturing a BJT FINFET device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510551705.7A CN106486535A (zh) 2015-09-01 2015-09-01 鳍片式双极型半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN106486535A true CN106486535A (zh) 2017-03-08

Family

ID=58095737

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510551705.7A Pending CN106486535A (zh) 2015-09-01 2015-09-01 鳍片式双极型半导体器件及其制造方法

Country Status (2)

Country Link
US (2) US10121860B2 (zh)
CN (1) CN106486535A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695374A (zh) * 2017-04-10 2018-10-23 中芯国际集成电路制造(上海)有限公司 双极型晶体管及其形成方法
CN108878418A (zh) * 2017-05-12 2018-11-23 中芯国际集成电路制造(上海)有限公司 半导体装置、检测器件发热的方法及制造方法
CN109950206A (zh) * 2017-12-21 2019-06-28 三星电子株式会社 制造半导体装置的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486535A (zh) 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
CN108695254B (zh) * 2017-04-10 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10593771B2 (en) 2017-12-11 2020-03-17 International Business Machines Corporation Vertical fin-type bipolar junction transistor with self-aligned base contact
US10665702B2 (en) 2017-12-27 2020-05-26 Samsung Electronics Co., Ltd. Vertical bipolar transistors
KR102845847B1 (ko) * 2019-09-20 2025-08-14 삼성전자주식회사 반도체 장치
US11532712B2 (en) 2020-04-29 2022-12-20 Taiwan Semiconductor Manufacturing Company Limited Interconnect structures for semiconductor devices and methods of manufacturing the same
CN113314465B (zh) * 2020-04-29 2024-11-26 台湾积体电路制造股份有限公司 半导体装置的制造方法
US11289471B2 (en) * 2020-08-24 2022-03-29 Globalfoundries U.S. Inc. Electrostatic discharge device
US11804481B2 (en) * 2021-02-25 2023-10-31 Globalfoundries U.S. Inc. Fin-based and bipolar electrostatic discharge devices
US11881395B2 (en) * 2021-09-01 2024-01-23 Globalfoundries U.S. Inc. Bipolar transistor structure on semiconductor fin and methods to form same
KR102859601B1 (ko) * 2021-09-08 2025-09-17 삼성전자주식회사 반도체 장치
US11843044B2 (en) 2021-09-29 2023-12-12 Globalfoundries U.S. Inc. Bipolar transistor structure on semiconductor fin and methods to form same
US12176427B2 (en) 2022-09-14 2024-12-24 Globalfoundries U.S. Inc. Bipolar transistor and gate structure on semiconductor fin and methods to form same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328162A1 (en) * 2012-06-12 2013-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
CN104124153A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式双极结型晶体管及其形成方法
US20140353795A1 (en) * 2013-05-29 2014-12-04 GlobalFoundries, Inc. Integrated circuits including finfet devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US20150102348A1 (en) * 2013-10-14 2015-04-16 International Business Machines Corporation Integrated finfet-bjt replacement metal gate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358545B2 (en) * 2005-08-10 2008-04-15 United Microelectronics Corp. Bipolar junction transistor
US8258602B2 (en) * 2009-01-28 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bipolar junction transistors having a fin
KR101174764B1 (ko) * 2010-08-05 2012-08-17 주식회사 동부하이텍 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터
US9035426B2 (en) * 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
US9147676B2 (en) * 2013-10-02 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. SCRs with checker board layouts
US9508707B2 (en) * 2014-02-27 2016-11-29 Texas Instruments Incorporated Quantum well-modulated bipolar junction transistor
CN106165102B (zh) * 2014-03-27 2020-07-21 英特尔公司 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法
US9461170B2 (en) * 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
US9543378B2 (en) * 2014-08-25 2017-01-10 Globalfoundries Inc. Semiconductor devices and fabrication methods thereof
US9349718B2 (en) * 2014-08-26 2016-05-24 Globalfoundries Inc. ESD snapback based clamp for finFET
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328162A1 (en) * 2012-06-12 2013-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
CN104124153A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式双极结型晶体管及其形成方法
US20140353795A1 (en) * 2013-05-29 2014-12-04 GlobalFoundries, Inc. Integrated circuits including finfet devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US20150102348A1 (en) * 2013-10-14 2015-04-16 International Business Machines Corporation Integrated finfet-bjt replacement metal gate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695374A (zh) * 2017-04-10 2018-10-23 中芯国际集成电路制造(上海)有限公司 双极型晶体管及其形成方法
CN108695374B (zh) * 2017-04-10 2021-07-13 中芯国际集成电路制造(上海)有限公司 双极型晶体管及其形成方法
CN108878418A (zh) * 2017-05-12 2018-11-23 中芯国际集成电路制造(上海)有限公司 半导体装置、检测器件发热的方法及制造方法
CN108878418B (zh) * 2017-05-12 2021-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置、检测器件发热的方法及制造方法
CN109950206A (zh) * 2017-12-21 2019-06-28 三星电子株式会社 制造半导体装置的方法

Also Published As

Publication number Publication date
US20170062564A1 (en) 2017-03-02
US10566421B2 (en) 2020-02-18
US10121860B2 (en) 2018-11-06
US20190051726A1 (en) 2019-02-14

Similar Documents

Publication Publication Date Title
CN106486535A (zh) 鳍片式双极型半导体器件及其制造方法
CN103928514B (zh) 功率mosfet及其形成方法
CN103178097B (zh) 用于高电压晶体管器件的伪栅极
KR101658712B1 (ko) 반도체 장치 및 방법
CN110034067B (zh) 半导体器件及其形成方法
CN106206437A (zh) FinFET接触结构及其形成方法
CN105448679B (zh) 半导体器件的形成方法
US20110006366A1 (en) Coupling Well Structure for Improving HVMOS Performance
CN103579005B (zh) 采用高电压反注入的功率晶体管
US20190027602A1 (en) Fabricating method of fin structure with tensile stress and complementary finfet structure
CN109216277A (zh) 半导体装置的制造方法
CN106158831B (zh) 一种半导体器件及其制作方法和电子装置
CN104037083A (zh) 一种半导体器件的制造方法
US9768054B2 (en) High voltage device with low Rdson
US8664723B1 (en) Integrated circuit structures having base resistance tuning regions and methods for forming the same
CN106816464B (zh) 半导体装置的制造方法
US9306001B1 (en) Uniformly doped leakage current stopper to counter under channel leakage currents in bulk FinFET devices
CN106206578B (zh) 半导体结构及其制造方法
CN107591328A (zh) 半导体结构及其形成方法
CN107680955A (zh) 静电放电保护器件、半导体装置及制造方法
CN108962822A (zh) 半导体装置以及制造方法
CN115050699A (zh) 一种cmos器件的制备方法
CN104766861A (zh) 半导体装置及其制造方法
US9437596B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN109904231B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170308

RJ01 Rejection of invention patent application after publication