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CN106409812A - 半导体器件结构及其形成方法 - Google Patents

半导体器件结构及其形成方法 Download PDF

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CN106409812A
CN106409812A CN201610614731.4A CN201610614731A CN106409812A CN 106409812 A CN106409812 A CN 106409812A CN 201610614731 A CN201610614731 A CN 201610614731A CN 106409812 A CN106409812 A CN 106409812A
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CN
China
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opening
dielectric layer
layer
semiconductor device
conductive
Prior art date
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Application number
CN201610614731.4A
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郑台新
张哲诚
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供了一种半导体器件结构。该半导体器件结构包括衬底。半导体器件结构包括位于衬底中或上方的导电结构。半导体器件结构包括位于衬底上方的第一介电层。第一介电层具有暴露导电结构的第一开口。半导体器件结构包括位于第一介电层上方的第二介电层。第二介电层具有连接至第一开口并暴露导电结构的第二开口。半导体器件结构包括覆盖第一开口的第一内壁、第二开口的第二内壁和导电结构的顶面的电容器。电容器电连接至导电结构。本发明实施例涉及半导体器件结构及其形成方法。

Description

半导体器件结构及其形成方法
技术领域
本发明实施例涉及半导体器件结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC。每一代都具有比前一代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂度。
在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺创建的最小部件(线))减小。这种比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。
然而，由于部件尺寸持续减小，制造工艺变得越来越难以执行。因此，对于以越来越小的尺寸形成可靠半导体器件来说存在挑战。
发明内容
根据本发明的一个实施例，提供了一种半导体器件结构，包括：衬底；导电结构，位于所述衬底中或位于所述衬底上方；第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口；以及电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁和所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
根据本发明的另一实施例，还提供了一种半导体器件结构，包括：衬底；导电结构，位于所述衬底中或位于所述衬底上方；第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口，并且所述第二开口的第一最大宽度大于所述第一开口的第二最大宽度；以及电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
根据本发明的又另一实施例，还提供一种用于形成半导体器件结构的方法，包括：在衬底中或在所述衬底上方形成导电结构；在所述衬底上方形成第一介电层，其中，所述第一介电层具有暴露所述导电结构的第一开口；在所述第一开口内填充第一填充结构，其中，所述第一填充结构和所述第一介电层由不同的材料制成；在所述第一介电层上方形成第二介电层，其中，所述第二介电层具有暴露所述第一填充结构的第二开口；去除所述第一填充结构；以及在所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面上方形成电容器，其中，所述电容器电连接至所述导电结构。
附图说明
当阅读附图时，根据以下详细的描述来最佳地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A至图1T是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2是根据一些实施例的半导体器件结构的截面图。
图3是根据一些实施例的半导体器件结构的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
图5是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。应当理解，可以在方法之前、期间和之后提供额外的操作，以及对于方法的其他实施例，可以替代或消除描述的操作的一些。
图1A至图1T是根据一些实例的用于形成半导体器件结构的工艺的各个阶段的截面图。参照图1A，提供衬底110。衬底110可以是半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。
在一些实施例中，衬底110由单晶、多晶或非晶结构的元素半导体材料(包括硅或锗)制成。在一些其他实施例中，衬底110由化合物半导体(诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟)、合金半导体(诸如SiGe或GaAsP)或它们的组合制成。衬底110还可以包括多层半导体、绝缘体上半导体(SOI)(诸如绝缘体上硅或者绝缘体上锗)或它们的组合。
如图1A所示，根据一些实施例，在衬底110中形成贯通孔112。根据一些实施例，贯通孔112的形成包括执行光刻工艺和蚀刻工艺。如图1A所示，根据一些实施例，衬垫层120形成在衬底110和贯通孔112上方。根据一些实施例，衬垫层120覆盖衬底110的顶面114以及贯通孔112的内壁112a和底面112b。
根据一些实施例，衬垫层120共形地覆盖顶面114、内壁112a和底面112b。根据一些实施例，衬垫层120包括介电层。根据一些实施例，衬垫层120包括氧化物，诸如氧化硅。根据一些实施例，使用热氧化工艺形成衬垫层120。
如图1A所示，根据一些实施例，阻挡层130形成在衬垫层120上方。根据一些实施例，阻挡层130被配置为防止形成在贯通孔112中的金属材料扩散到衬垫层120和衬底110内。根据一些实施例，阻挡层130包括钽(Ta)和氮化钽(TaN)。使用物理汽相沉积(PVD)工艺、化学汽相沉积(CVD)工艺或另一适当的工艺来形成阻挡层130。
如图1A所示，根据一些实施例，导电层140a形成在阻挡层130上方并填充至贯通孔112内。导电层140a包括铜(Cu)、钨(W)、铝(Al)或另一适当的材料。导电层140a使用物理汽相沉积工艺、镀工艺或另一适当的工艺来形成。
如图1B所示，去除贯通孔112外的阻挡层130和导电层140a。根据一些实施例，去除工艺包括化学机械抛光工艺。根据一些实施例，保留在贯通孔112中的导电层140a形成导电结构140。在一些实施例中，导电结构140的顶面142、阻挡层130的顶面132和衬垫层120的顶面122相互对准。
如图1C所示，根据一些实施例，介电层150形成在衬垫层120上方。根据一些实施例，介电层层150具有开口152和凹槽154。根据一些实施例，开口152暴露导电结构140、阻挡层130和部分衬垫层120。
根据一些实施例，根据形成在衬底110上方的导电部件的要求或布局设计，开口152包括具有适当形状的沟槽、孔或开口。在一些实施例中，开口152的宽度W1在朝着衬底110的方向V上减小。根据一些实施例，开口152的宽度W1在方向V上连续地减小。
根据一些实施例，凹槽154暴露衬垫层120的另一部分。根据一些实施例，根据形成在衬底110上方的导电部件的要求或布局设计，凹槽154包括具有适当形状的沟槽、孔或开口。
介电层150包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
介电层150可包括由多种介电材料(诸如低介电常数或极低介电常数(ELK)材料)制成的多层。介电层150可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一可应用的工艺来形成。根据一些实施例，使用光刻工艺和蚀刻工艺来图案化介电层150。
如图1D所示，根据一些实施例，导电层160形成在介电层150上方并填充到开口152和凹槽154内。导电层160包括铜(Cu)、钨(W)、铝(Al)或另一适当的材料。导电层160使用物理汽相沉积工艺、镀工艺或另一适当的工艺来形成。
如图1E所示，根据一些实施例，去除开口152和凹槽154之外的导电层160。根据一些实施例，保留在开口152中的导电层160形成填充结构162。填充结构162和介电层150由不同的材料制成。根据一些实施例，保留在凹槽154中的导电层160形成导电互连结构164。导电互连结构164包括导线、接触件或另一种适当的导电结构。
根据一些实施例，去除工艺包括化学机械抛光工艺。在一些实施例中，介电层150的顶面156、填充结构162的顶面162a和导电互连结构164的顶面164a相互对准。
如图1F所示，根据一些实施例，介电层170形成在介电层150上方。根据一些实施例，介电层170具有开口172和凹槽174。根据一些实施例，开口172暴露填充结构162。根据一些实施例，根据形成在衬底110上方的导电部件的要求和布局设计，开口172包括具有适当形状的沟槽、孔或开口。
在一些实施例中，开口172的宽度W2在朝着衬底110的方向V上减小。根据一些实施例，开口172的宽度W2在方向V上连续减小。根据一些实施例，凹槽174暴露下面的导电互连结构164。
根据一些实施例，根据形成在衬底110上方的导电部件的要求或布局设计，凹槽174包括具有适当形状的贯通孔或开口。介电层170包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
介电层170可包括由多种介电材料(诸如低介电常数或极低介电常数(ELK)材料)制成的多层。介电层170可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一种可应用的工艺来形成。根据一些实施例，使用光刻工艺和蚀刻工艺来图案化介电层170。根据一些实施例，介电层150和170由相同的材料制成。
如图1G所示，根据一些实施例，导电层180形成在介电层170上方并填充到开口172和凹槽174内。导电层180包括铜(Cu)、钨(W)、铝(Al)或另一种适当材料。导电层180使用物理汽相沉积工艺、镀工艺或另一适当工艺来形成。
如图1H所示，根据一些实施例，去除开口172和凹槽174外的导电层180。根据一些实施例，保留在开口172中的导电层180形成填充结构182。填充结构182和介电层170由不同材料制成。根据一些实施例，保留在凹槽174中的导电层180形成导电互连结构184。导电互连结构184包括导电通孔结构、导线、接触件或另一适当的导电结构。
根据一些实施例，去除工艺包括化学机械抛光工艺。在一些实施例中，介电层170的顶面176、填充结构182的顶面182a和导电互连结构184的顶面184a相互对准。
如图1I所示，根据一些实施例，介电层190形成在介电层170上方。根据一些实施例，介电层190具有开口192和凹槽194。根据一些实施例，开口192暴露填充结构182。根据一些实施例，根据形成在衬底110上方的导电部件的要求或布局设计，开口192包括具有适当形状的沟槽、穴或开口。
在一些实施例中，开口192在朝向衬底110的方向V上减小。根据一些实施例，开口192的宽度W3在方向V上连续减小。根据一些实施例，开口192的最小的宽度W3小于开口172的最大的宽度W2。根据一些实施例，开口172的最小的宽度W2小于开口152的最大的宽度W1。
根据一些实施例，凹槽194暴露下面的导电互连结构184。根据一些实施例，根据形成在衬底110上方的导电部件的要求或布局设计，凹槽194包括具有适当形状的贯通孔或开口。介电层190包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
介电层190可包括由多种介电材料(诸如低介电常数或极低介电常数(ELK)材料)制成的多层。介电层190可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一种可应用的工艺来形成。根据一些实施例，使用光刻工艺和蚀刻工艺来图案化介电层190。根据一些实施例，介电层150、170和190由相同的材料制成。
如图1J所示，根据一些实施例，导电层210形成在介电层190上方并填充到开口192和凹槽194内。导电层210包括铜(Cu)、钨(W)、铝(Al)或另一种适当材料。导电层210使用物理汽相沉积工艺、镀工艺或另一适当工艺形成。
如图1K所示，去除开口192和凹槽194外的导电层210。根据一些实施例，保留在开口192中的导电层210形成填充结构212。根据一些实施例，保留在凹槽194中的导电层210形成导电互连结构214。导电互连结构214包括导线、导电通孔结构、接触件或另一适当的导电结构。
根据一些实施例，去除工艺包括化学机械抛光工艺。在一些实施例中，介电层190的顶面196、填充结构212的顶面212a和导电互连结构214的顶面214a相互对准。在一些实施例中，填充结构212、182和162由相同材料制成。填充结构212、182和162由导电材料(诸如金属材料)制成。在一些其他实施例中，填充结构212、182和162由绝缘材料制成。
如图1L所示，根据一些实施例，掩模层220形成在导电互连结构214上方。根据一些实施例，掩模层220进一步覆盖部分介电层190。根据一些实施例，掩模层220暴露填充结构212。根据一些实施例，掩模层220暴露填充结构212的整个顶面212a。掩模层220包括光刻胶材料或另一适当材料。
如图1M所示，根据一些实施例，去除填充结构212、182和162。根据一些实施例，在去除工艺之后，开口152、172和192暴露导电结构140。根据一些实施例，开口152、172和192进一步暴露阻挡层130和部分衬垫层120。
根据一些实施例，由于填充结构212、182和162由相同材料制成，所以在一个蚀刻工艺中同时去除填充结构212、182和162。因此，简化了由相同材料制成的填充结构212、182和162的去除工艺。根据一些实施例，在蚀刻工艺中使用的蚀刻溶液包括酸溶液。
如图1N所示，根据一些实施例，去除掩模层220。如图1N所示，根据一些实施例，开口192具有内壁192a，开口172具有内壁172a，以及开口152具有内壁152a。根据一些实施例，介电层170的底面178的一部分位于开口152上方。根据一些实施例，介电层190的底面198的一部分位于开口172上方。
如图1O所示，根据一些实施例，衬垫层230形成在介电层190上方并形成在开口152、172和192中。根据一些实施例，衬垫层230包括诸如氧化硅的氧化物。使用化学汽相沉积工艺、物理汽相沉积工艺或另一适当工艺形成衬垫层230。
根据一些实施例，衬垫层230覆盖内壁192a、172a和152a，开口172和152上方的底面198和178，导电结构140、阻挡层130和衬垫层120的顶面142、132和122。根据一些实施例，衬垫层230共形地覆盖内壁192a、172a和152a以及底面198和178。根据一些实施例，覆盖内壁192a、172a和152a以及底面198和178的衬垫层230是锯齿形状。
如图1P所示，根据一些实施例，去除衬垫层230的覆盖导电结构140的部分。在一些实施例中，还去除衬垫层230的覆盖阻挡层130的另一部分。根据一些实施例，在去除工艺之后，衬垫层230具有暴露导电结构140的开口232。根据一些实施例，去除工艺包括光刻工艺和蚀刻工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺或另一适当的蚀刻工艺。在一些其他实施例中，不形成衬垫层230。
如图1Q所示，根据一些实施例，电极层240形成在衬垫层230和导电结构140上方。根据一些实施例，电极层240电连接至导电结构140。根据一些实施例，电极层240共形地覆盖开口192、172和152的内壁192a、172a和152a，介电层190和170的底面198和178以及导电结构140、阻挡层130和衬垫层120的顶面142、132和122。因此，根据一些实施例，位于内壁192a、172a和152a以及底面198和178上方的电极层240是锯齿形状。
根据一些实施例，电极层240包括导电材料。导电材料包括氮化钛(TiN)、铜、钨、铝或另一适当的导电材料。电极层240使用物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或另一适当工艺来形成。
如图1Q所示，根据一些实施例，介电层250形成在电极层240上方。根据一些实施例，介电层250共形地覆盖电极层240。根据一些实施例，位于内壁192a、172a和152a以及底面198和178上方的介电层250为锯齿形状。
根据一些实施例，介电层250包括氧化物。介电层250包括氧化锆(ZrO2)或另一适当的介电材料。使用化学汽相沉积工艺、原子层沉积(ALD)工艺、物理汽相沉积工艺或另一适当工艺来形成介电层250。
如图1Q所示，根据一些实施例，电极层260形成在介电层250上方。根据一些实施例，电极层260共形地覆盖开口152、172和192中的介电层250。因此，位于内壁192a、172a和152a以及底面198和178上方的电极层260为锯齿形状。
根据一些实施例，电极层260包括导电材料。导电材料包括氮化钛(TiN)、铜、钨、铝或另一适当的导电材料。使用物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或另一适当工艺来形成电极层260。
如图1R所示，根据一些实施例，导电层270形成在电极层260上方并填充到开口152、172和192内。根据一些实施例，导电层270电连接至电极层260。根据一些实施例，导电层270包括金属，诸如铜、钨或铝。在一些其他实施例中，层270是绝缘层。导电层270使用物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或另一适当工艺形成。
如图1S所示，根据一些实施例，去除开口152、172和192外的衬垫层230、电极层240、介电层250、电极层260和导电层270。根据一些实施例，去除工艺包括化学机械抛光工艺。
因此，根据一些实施例，导电互连结构214、介电层190、衬垫层230、电极层240、介电层250、电极层260和导电层270的顶面214a、196、232、242、252、262和272相互对准。根据一些实施例，保留在开口152、172和192中的电极层240、介电层250和电极层260形成电容器310。
由于用于形成电容器310的工艺包括沉积工艺和化学机械抛光工艺，所述工艺被简化，降低了工艺成本。在一些其他实施例中，去除工艺包括光刻工艺和蚀刻工艺。
根据一些实施例，电容器310覆盖开口152、172和192的内壁152a、172a和192a，介电层170和190的底面178和198以及导电结构140的顶面142。电容器310共形地覆盖内壁152a、172a和192a、底面178和198以及顶面142。
在一些实施例中，电容器310的覆盖内壁152a、172a和192a以及底面178和198的部分为锯齿形状。根据一些实施例，锯齿形状的电容器310的电容器面积大于相同空间中具有平面形状的电容器的电容器面积。因此，根据一些实施例，电容器310的电容大于相同空间中具有平面形状的电容器的电容。
根据一些实施例，电容器310电连接至导电结构140。根据一些实施例，介电层250位于电极层240和260之间。根据一些实施例，介电层250将电极层240与电极层260分离。根据一些实施例，电极层240环绕介电层250、电极层260和导电层270。根据一些实施例，衬垫层230环绕电容器310和导电层270。
如图1T所示，根据一些实施例，去除衬底110、衬垫层120、阻挡层130和导电结构140的底部。根据一些实施例，去除工艺包括对衬底110的底面116执行化学机械抛光工艺直到暴露导电结构140为止。在该步骤中，基本形成半导体器件结构100。
根据一些实施例，电容器310在开口152、172和192中具有凹槽312。根据一些实施例，导电层270填充在凹槽312中并且电连接至电容器310的电极层260。根据一些实施例，凹槽312具有上部312a、中部312b和下部312c。根据一些实施例，颈部312d位于上部312a和中部312b之间。根据一些实施例，颈部312e位于中部312b和下部312c之间。
根据一些实施例，上部312a、中部312b和下部312c分别位于介电层190、170和150中。根据一些实施例，颈部312d具有小于上部312a的宽度W5、中部312b的宽度W6和/或下部312c的宽度W7的最小宽度W4。根据一些实施例，颈部312e具有小于中部312b的宽度W6、下部312c的宽度W7和/或上部312a的宽度W5的最小宽度W8。
在一些实施例中，上部312a的宽度W5在朝向颈部312d的方向V1上减小。根据一些实施例，上部312a的宽度W5在方向V1上连续减小。在一些实施例中，中部312b的宽度W6在朝向颈部312e的方向V2上减小。
根据一些实施例，中部312b的宽度W6在方向V2上连续减小。根据一些实施例，下部312c的宽度W7在朝向衬底110的方向V上减小。根据一些实施例，下部312c的宽度W7在方向V上连续减小。根据一些实施例，方向V、V1和V2是同一方向。
根据一些实施例，根据形成在衬底110上的导电部件的要求或布局设计，电容器310可以任选地形成在两个、三个或更多的介电层中。根据一些实施例，通过调整被电容器310穿透的介电层的数量来调整电容器310的电容。因此，增加了电容器310的设计的灵活性。电容器310能够形成在逻辑芯片、嵌入式动态随机存取存储器(eDRAM)芯片、DRAM芯片等中。
图2是根据一些实施例的半导体器件结构的截面图。如图2所示，根据一些实施例，半导体器件结构200类似于图1T的半导体器件结构100，除了在半导体器件结构200中，开口172的最大宽度W2’大于开口152的最大宽度W1’。此外，根据一些实施例，开口192的最大宽度W3’大于开口172的最大宽度W2’。
根据一些实施例，开口172的最小的宽度W2”大于开口152的最小的宽度W1”。此外，根据一些实施例，开口192的最小宽度W3”大于开口172的最小宽度W2”。因此，可以在开口192、172和152中均匀且容易地沉积衬垫层230、电极层240、介电层250、电极层260和导电层270。根据一些实施例，在凹槽312中，颈部312d的最小宽度W4大于颈部312e的最小宽度W8。
图3是根据一些实施例的半导体器件结构的截面图。如图3所示，半导体器件结构300类似于图1T的半导体器件结构100，除了半导体器件结构300的电容器310形成在嵌入式动态随机存取存储器(eDRAM)芯片中。
如图3所示，隔离结构320形成在衬底110中以限定位于衬底110中的各个有源区域，并且将相邻的器件(例如，晶体管)相互电隔离。根据一些实施例，隔离结构320由介电材料制成。根据一些实施例，介电材料包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料、其他适当材料或它们的组合。通过使用隔离技术(诸如半导体的局部氧化(LOCOS)、浅沟槽隔离(STI)等)形成隔离结构320。
在一些实施例中，隔离结构320的形成包括通过光刻工艺图案化衬底110，在衬底110中蚀刻沟槽(例如，通过使用干蚀刻、湿蚀刻、等离子体蚀刻工艺或它们的组合)以及利用介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可具有多层结构，诸如利用氮化硅或氧化硅填充的热氧化物衬垫层。
如图3所示，栅极介电层330和栅电极340形成在衬底110上方。根据一些实施例，栅极介电层330由介电材料制成，诸如高介电常数(高k)材料。高k材料由氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HaTaO)、氧化铪钛(HaTiO)、氧化铪锆(HfZrO)、其他适当的高k介电材料或它们的组合。使用原子层沉积(ALD)工艺、化学汽相沉积工艺(CVD)或其他适当工艺来形成栅极介电层330。
根据一些实施例，使用后栅极方法或替换栅极(RPG)方法来形成栅电极340(也称为金属栅电极)。根据一些实施例，栅电极340由适当的金属材料制成，诸如铝、钨、金、铂、钴、其他适当金属、它们的合金或它们的组合。根据一些实施例，栅电极340使用PVD工艺、CVD工艺、镀工艺等或它们的组合来沉积。
如图3所示，根据一些实施例，栅电极340形成在衬底110上方的间隔件360之间。根据一些实施例，间隔件360由介电材料制成。根据一些实施例，介电材料包括氮化硅层、氮氧化硅层或它们的组合。
在一些实施例中，功函金属层350形成在间隔件360与栅电极340之间以及栅电极340与栅极介电层330之间。功函金属层350为晶体管提供期望的功函以增强器件性能，包括提高阈值电压。在形成NMOS晶体管的实施例中，功函金属层350可以是n型金属。根据一些实施例，n型金属由钽、氮化钽或它们的组合制成。
另一方面，在形成PMOS晶体管的实施例中，功函金属层350可以是p型金属。根据一些实施例，p型金属由钛、氮化钛、其他适当材料或它们的组合制成。
功函金属层350还可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪或碳化锆)、铝化合物、钌或它们的组合制成。功函金属层350使用PVD工艺、CVD工艺、ALD工艺、镀工艺、另一适当方法或它们的组合来沉积。
如图3所示，使用诸如离子注入工艺的适当工艺，在衬底110中形成掺杂区域370。根据一些实施例，掺杂区域370是重掺杂源极区域或重掺杂漏极区域。
如图3所示，根据一些实施例，接触蚀刻停止层380形成在衬底110上方和间隔件360的侧壁上方。根据一些实施例，接触蚀刻停止层380由介电材料制成，诸如氮化硅。根据一些实施例，接触蚀刻停止层380共形地形成在间隔件360的侧壁和衬底110上方。然而，在一些实施例中，不形成接触蚀刻停止层380。
如图3所示，根据一些实施例，随后在衬底110上方沉积绝缘层390。栅电极340、功函金属层350和栅极介电层330一起形成被绝缘层390所环绕的栅极堆叠件(即，金属栅极堆叠件)。
绝缘层390由任何适当的绝缘材料制成，诸如氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。绝缘层390通过任何适当的工艺来沉积，诸如CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合。
如图3所示，根据一些实施例，蚀刻停止层410(也称为绝缘层或介电层)沉积在绝缘层390、接触蚀刻停止层380、功函金属层350和栅电极340上方。蚀刻停止层410由氮化硅或其他适当材料制成。
如图3所示，根据一些实施例，接触插塞420a和420b分别形成在掺杂区域370上方。根据一些实施例，接触插塞420a和420b的每个都连接至下方的掺杂区域370。根据一些实施例，接触插塞420a和420b穿过接触蚀刻停止层380、绝缘层390和蚀刻停止层410。接触插塞420a和420b包括钨或其他适当的导电材料。
如图3所示，根据一些实施例，介电间隔衬垫层430形成在接触插塞420a与接触蚀刻停止层380之间、接触插塞420a和绝缘层390之间以及接触插塞420a和蚀刻停止层410之间。根据一些实施例，介电间隔衬垫层430形成在接触插塞420b和接触蚀刻停止层380之间、接触插塞420b和绝缘层390之间以及接触插塞420b和蚀刻停止层410之间。介电间隔衬垫层430由SiOC或其他适当材料制成。
如图3所示，根据一些实施例，导线440形成在接触插塞420a和蚀刻停止层410上方以电连接至接触插塞420a。根据一些实施例，导线440包括铜、钨、铝或另一适当的导电材料。在一些实施例中，导线440是位线，以及接触插塞420a是位线接触插塞。
如图3所示，根据一些实施例，介电层150、170和190顺序形成在蚀刻停止层410上方。根据一些实施例，导线440嵌入在介电层150中。此后，根据一些实施例，衬垫层230、电容器310和导电层270形成在介电层150、170和190中并穿过介电层150、170和190。
根据一些实施例，电容器310电连接至接触插塞420b和导电层270。根据一些实施例，电容器310与接触插塞420b和导电层270直接接触。根据一些实施例，接触插塞420b还称为存储节点接触插塞。
介电层150、170和190，衬垫层230、电容器310和导电层270的材料、制造方法、结构类似于图1T的半导体结构100的那些。因此，为了简化，不再重复介电层150、170和190、衬垫层230、电容器310和导电层270的详细描述。
图4是根据一些实施例的半导体器件结构的截面图。如图4所示，根据一些实施例，半导体器件结构400类似于图3的半导体器件结构300，除了半导体器件结构400的栅电极340是多晶硅栅极(poly gate)，并且半导体器件结构400不具有功函金属层350。
图5是根据一些实施例的半导体器件结构的截面图。如图5所示，根据一些实施例，半导体器件结构500类似于图1T的导体器件结构100，除了半导体器件结构500的电容器310和衬垫层230填充开口152、172和192。在一些实施例中，利用电极层260填充开口152、172和192的大部分。在一些实施例中，不形成衬垫层230，并且利用电容器310来填充开口152、172和192。
根据一些实施例中，提供了半导体器件结构及其形成方法。用于形成半导体器件结构的方法形成穿过介电层的电容器。电容器的电容通过调整被电容器穿过的介电层的数量来调整。因此，增加了电容器的设计灵活性。此外，简化了形成电容器的工艺，这降低了工艺的成本。
根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括衬底。半导体器件结构包括位于衬底中或位于衬底上方的导电结构。半导体器件结构包括位于衬底上方的第一介电层。第一介电层具有暴露导电结构的第一开口。半导体器件结构包括位于第一介电层上方的第二介电层。第二介电层具有连接至第一开口并暴露导电结构的第二开口。半导体器件结构包括覆盖第一开口的第一内壁、第二开口的第二内壁和导电结构的顶面的电容器。电容器电连接至导电结构。
根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括衬底。半导体器件结构包括位于衬底中或上方的导电结构。半导体器件结构包括位于衬底上方的第一介电层。第一介电层具有暴露导电结构的第一开口。半导体器件结构包括位于第一介电层上方的第二介电层。第二介电层具有连接至第一开口并暴露导电结构的第二开口。第二开口的第一最大宽度大于第一开口的第二最大宽度。半导体器件结构包括覆盖第一开口的第一内壁、第二开口的第二内壁和导电结构的顶面的电容器。电容器电连接至导电结构。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底中或上方形成导电结构。该方法包括在衬底上方形成第一介电层。第二介电层具有暴露导电结构的第一开口。该方法包括将第一填充结构填充到第一开口内。第一填充结构和第一介电层由不同材料制成。该方法包括在第一介电层上方形成第二介电层。第二介电层具有暴露第一填充结构的第二开口。该方法包括去除第一填充结构。该方法包括在第一开口的第一内壁、第二开口的第二内壁和导电结构的顶面上方形成电容器。电容器电连接至导电结构。
根据本发明的一个实施例，提供了一种半导体器件结构，包括：衬底；导电结构，位于所述衬底中或位于所述衬底上方；第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口；以及电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁和所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
在上述半导体器件结构中，所述电容器共形地覆盖所述第一开口的所述第一内壁、所述第二开口的所述第二内壁和所述导电结构的所述顶面。
在上述半导体器件结构中，所述第二介电层的底面的第一部分位于所述第一开口上方，以及所述电容器的覆盖所述第一内壁、所述第二内壁和所述底面的所述第一部分的第二部分为锯齿形状。
在上述半导体器件结构中，所述第一开口的第一宽度在朝向所述衬底的方向上减小。
在上述半导体器件结构中，所述第二开口的第二宽度在朝向所述衬底的所述方向上减小。
在上述半导体器件结构中，所述电容器具有位于所述第一开口和所述第二开口中的凹槽。
在上述半导体器件结构中，还包括：导电层，填充在所述凹槽中并且电连接至所述电容器。
在上述半导体器件结构中，所述凹槽具有上部、下部以及位于所述上部和所述下部之间的颈部，以及所述颈部具有小于所述上部的第二宽度和所述下部的第三宽度的第一宽度。
在上述半导体器件结构中，所述电容器具有第一电极层、第三介电层和第二电极层，所述第三介电层位于所述第一电极层和所述第二电极层之间，并且所述第一电极层环绕所述第三介电层和所述第二电极层。
在上述半导体器件结构中，所述第二介电层的底面的第一部分位于所述第一开口上方，并且所述第一电极层的覆盖所述第一内壁、所述第二内壁和所述底面的所述第一部分的第二部分为锯齿形状。
根据本发明的另一实施例，还提供了一种半导体器件结构，包括：衬底；导电结构，位于所述衬底中或位于所述衬底上方；第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口，并且所述第二开口的第一最大宽度大于所述第一开口的第二最大宽度；以及电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
在上述半导体器件结构中，所述第二开口的第一最小宽度大于所述第一开口的第二最小宽度。
在上述半导体器件结构中，所述电容器具有位于所述第一开口和所述第二开口中的凹槽。
在上述半导体器件结构中，还包括：导电层，填充在所述凹槽中并且电连接至所述电容器。
在上述半导体器件结构中，所述导电层的第一顶面与所述电容器的第二顶面对准。
根据本发明的又另一实施例，还提供一种用于形成半导体器件结构的方法，包括：在衬底中或在所述衬底上方形成导电结构；在所述衬底上方形成第一介电层，其中，所述第一介电层具有暴露所述导电结构的第一开口；在所述第一开口内填充第一填充结构，其中，所述第一填充结构和所述第一介电层由不同的材料制成；在所述第一介电层上方形成第二介电层，其中，所述第二介电层具有暴露所述第一填充结构的第二开口；去除所述第一填充结构；以及在所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面上方形成电容器，其中，所述电容器电连接至所述导电结构。
在上述用于形成半导体器件结构的方法，还包括：在形成所述第二介电层之后并且在去除所述第一填充结构之前，在所述第二开口内填充第二填充结构，其中，所述第二填充结构和所述第二介电层由不同的材料制成，并且去除所述第一填充结构还包括去除所述第二填充结构。
在上述用于形成半导体器件结构的方法中，所述第二介电层还具有凹槽，以及填充所述第二填充结构还包括在所述第二开口和所述凹槽内填充导电层以在所述第二开口中形成所述第二填充结构以及在所述凹槽中形成导电互连结构。
在上述用于形成半导体器件结构的方法中，所述电容器具有位于所述第一开口和所述第二开口中的凹槽，并且所述方法还包括：在所述凹槽内填充导电层，其中，所述导电层电连接至所述电容器。
在上述用于形成半导体器件结构的方法中，所述电容器的形成包括：在所述第一开口的所述第一内壁、所述第二开口的所述第二内壁和所述导电结构的所述顶面上方共形地形成第一电极层；在所述第一电极层上方形成第三介电层；以及在所述第三介电层上方形成第二电极层。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体器件结构，包括：
衬底；
导电结构，位于所述衬底中或位于所述衬底上方；
第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；
第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口；以及
电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁和所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
2.根据权利要求1所述的半导体器件结构，其中，所述电容器共形地覆盖所述第一开口的所述第一内壁、所述第二开口的所述第二内壁和所述导电结构的所述顶面。
3.根据权利要求1所述的半导体器件结构，其中，所述第二介电层的底面的第一部分位于所述第一开口上方，以及所述电容器的覆盖所述第一内壁、所述第二内壁和所述底面的所述第一部分的第二部分为锯齿形状。
4.根据权利要求1所述的半导体器件结构，其中，所述第一开口的第一宽度在朝向所述衬底的方向上减小。
5.根据权利要求4所述的半导体器件结构，其中，所述第二开口的第二宽度在朝向所述衬底的所述方向上减小。
6.根据权利要求1所述的半导体器件结构，其中，所述电容器具有位于所述第一开口和所述第二开口中的凹槽。
7.根据权利要求6所述的半导体器件结构，还包括：
导电层，填充在所述凹槽中并且电连接至所述电容器。
8.根据权利要求6所述的半导体器件结构，其中，所述凹槽具有上部、下部以及位于所述上部和所述下部之间的颈部，以及所述颈部具有小于所述上部的第二宽度和所述下部的第三宽度的第一宽度。
9.一种半导体器件结构，包括：
衬底；
导电结构，位于所述衬底中或位于所述衬底上方；
第一介电层，位于所述衬底上方，其中，所述第一介电层具有暴露所述导电结构的第一开口；
第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有连接至所述第一开口并且暴露所述导电结构的第二开口，并且所述第二开口的第一最大宽度大于所述第一开口的第二最大宽度；以及
电容器，覆盖所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面，其中，所述电容器电连接至所述导电结构。
10.一种用于形成半导体器件结构的方法，包括：
在衬底中或在所述衬底上方形成导电结构；
在所述衬底上方形成第一介电层，其中，所述第一介电层具有暴露所述导电结构的第一开口；
在所述第一开口内填充第一填充结构，其中，所述第一填充结构和所述第一介电层由不同的材料制成；
在所述第一介电层上方形成第二介电层，其中，所述第二介电层具有暴露所述第一填充结构的第二开口；
去除所述第一填充结构；以及
在所述第一开口的第一内壁、所述第二开口的第二内壁以及所述导电结构的顶面上方形成电容器，其中，所述电容器电连接至所述导电结构。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108155152A (zh) * 2017-12-19 2018-06-12 睿力集成电路有限公司 导体结构、电容器阵列结构及制备方法
CN110649157A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 电子器件、半导体器件以及制造电子器件的方法
CN112310038A (zh) * 2019-07-31 2021-02-02 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113345896A (zh) * 2020-03-03 2021-09-03 华邦电子股份有限公司 动态随机存取存储器装置及其制造方法
CN113496996A (zh) * 2020-03-19 2021-10-12 南亚科技股份有限公司 半导体元件及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032884B2 (en) * 2015-10-22 2018-07-24 International Business Machines Corporation Unmerged epitaxial process for FinFET devices with aggressive fin pitch scaling
US10290422B1 (en) * 2017-11-16 2019-05-14 Micron Technology, Inc. Capacitors and integrated assemblies which include capacitors
TWI671885B (zh) 2018-08-16 2019-09-11 華邦電子股份有限公司 記憶體裝置及其製造方法
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11177194B2 (en) 2019-12-18 2021-11-16 Nanya Technology Corporation Semiconductor device with interconnect structure and method for preparing the same
TWI718859B (zh) * 2020-02-03 2021-02-11 華邦電子股份有限公司 動態隨機存取記憶體裝置及其製造方法
US11264389B2 (en) * 2020-06-03 2022-03-01 Nanya Technology Corporation Stack capacitor structure and method for forming the same
US11462539B2 (en) * 2020-09-03 2022-10-04 Nanya Technology Corporation Crown capacitor and method for fabricating the same
US11895825B2 (en) * 2021-05-07 2024-02-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including integrated capacitor and vertical channel transistor and methods of forming the same
US12431427B2 (en) * 2023-01-09 2025-09-30 Nanya Technology Corporation Semiconductor device structure with liner layer having tapered sidewall and method for preparing the same
US20240363652A1 (en) * 2023-04-28 2024-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench capacitor structure and methods of formation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW381340B (en) 1998-01-15 2000-02-01 Taiwan Semiconductor Mfg Capacitor structure of dynamic randon access memory and the manufacturing method thereof
US6037262A (en) 1998-06-15 2000-03-14 Lsi Logic Corporation Process for forming vias, and trenches for metal lines, in multiple dielectric layers of integrated circuit structure
CN1202569C (zh) 2002-01-09 2005-05-18 中芯国际集成电路制造(上海)有限公司 在铜镶嵌制程中形成金属－绝缘－金属型(mim)电容器的方法
US6737699B2 (en) * 2002-06-27 2004-05-18 Intel Corporation Enhanced on-chip decoupling capacitors and method of making same
US20080217775A1 (en) 2007-03-07 2008-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact plugs for eliminating tungsten seam issue
US7977726B2 (en) 2007-08-31 2011-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM cell with enhanced capacitor area and the method of manufacturing the same
KR100901054B1 (ko) * 2007-10-08 2009-06-04 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108155152A (zh) * 2017-12-19 2018-06-12 睿力集成电路有限公司 导体结构、电容器阵列结构及制备方法
CN108155152B (zh) * 2017-12-19 2019-09-06 长鑫存储技术有限公司 导体结构、电容器阵列结构及制备方法
CN110649157A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 电子器件、半导体器件以及制造电子器件的方法
CN110649157B (zh) * 2018-06-27 2022-11-29 台湾积体电路制造股份有限公司 电子器件、半导体器件以及制造电子器件的方法
CN112310038A (zh) * 2019-07-31 2021-02-02 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11961878B2 (en) 2019-07-31 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
US12446240B2 (en) 2019-07-31 2025-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
CN113345896A (zh) * 2020-03-03 2021-09-03 华邦电子股份有限公司 动态随机存取存储器装置及其制造方法
CN113345896B (zh) * 2020-03-03 2023-09-22 华邦电子股份有限公司 动态随机存取存储器装置及其制造方法
CN113496996A (zh) * 2020-03-19 2021-10-12 南亚科技股份有限公司 半导体元件及其制备方法

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