[go: up one dir, main page]

CN106328537B - 半导体元件及制造方法 - Google Patents

半导体元件及制造方法 Download PDF

Info

Publication number
CN106328537B
CN106328537B CN201510859529.3A CN201510859529A CN106328537B CN 106328537 B CN106328537 B CN 106328537B CN 201510859529 A CN201510859529 A CN 201510859529A CN 106328537 B CN106328537 B CN 106328537B
Authority
CN
China
Prior art keywords
fin
section
semiconductor
dopant
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201510859529.3A
Other languages
English (en)
Other versions
CN106328537A (zh
Inventor
布莱戴恩·杜瑞兹
阿尔杨·阿法赖恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106328537A publication Critical patent/CN106328537A/zh
Application granted granted Critical
Publication of CN106328537B publication Critical patent/CN106328537B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H10P30/22—
    • H10P50/642—
    • H10P30/204—
    • H10P30/208—
    • H10P30/21—
    • H10P30/222—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及半导体元件及制造方法。更具体的，本发明提供一种半导体元件及使用半导体鳍片制造半导体元件的方法。在实施例中，从衬底形成所述鳍片，覆盖所述鳍片的中间区段，且接着移除所述鳍片的在所述中间区段的两侧上的部分。接着执行一系列布植，且形成栅极介电质及栅极电极以从所述鳍片形成隧穿场效应晶体管。

Description

半导体元件及制造方法
技术领域
本发明涉及半导体领域，更具体的，涉及半导体组件及制造方法。
背景技术
金属氧化物半导体(MOS)元件是集成电路的关键组件。取决于栅极电压Vg及源极-漏极电压Vds，MOS元件可能在三个区中起作用：线性区、饱和区及亚阈值区。亚阈值区是其中Vg小于阈值电压Vt的区。被称为亚阈值摆幅(SS)的参数表示将晶体管电流切断的容易度，且因此是确定MOS元件的速度的重要因素。亚阈值摆幅可以表达为函数m×kT/q，其中m是与电容有关的参数。典型的MOS元件的亚阈值摆幅具有在室温下大约60毫伏/倍频程(kT/q)的限制，其又设定用来进一步按比例调整操作电压VDD及阈值电压Vt的限制。此限制是归因于载流子的扩散输送机构。出于这个原因，现存的MOS 元件通常不能够在室温下比60毫伏/倍频程更快地切换。60毫伏/倍频程亚阈值摆幅限制也适用于绝缘体上硅(SOI)元件上的FinFET或超薄主体MOSFET。然而，即使具有对通道的较好栅极控制，SOI上的超薄主体MOSFET或FinFET仍然仅仅能达成接近但是不低于60毫伏/倍频程的限制。在具有此限制的情况下，不能够达成在用于未来纳米元件的低操作电压下的较快切换。
为了解决上文论述的问题，已研究出隧道场效应晶体管(TFET)。TFET可以通过改变载流子注入机构来改良这些参数中的两个参数。在MOSFET中，SS受到载流子在源极到通道障壁上方的扩散限制，其中注入电流与kT/q成比例。因此，在室温下，SS为 60毫伏/倍频程。在TFET中，通过自源极的价带到通道的导电带的带间隧穿来调控注入。因此，可以达成低得多的亚阈值摆幅。因为TFET常常被设计成具有p-i-n二极管配置，所以达成低得多的泄漏电流。并且，TFET对在MOSFET上常见的短通道效应具有更大抵抗力。
发明内容
根据本发明一实施例的制造半导体元件的方法包括：从半导体衬底形成鳍片；从鳍片的第一拐角区移除第一区段；从鳍片的第二拐角区移除第二区段，其中第二区段在鳍片的与第一区段相对的侧上；布植第一掺杂物以在鳍片内形成第一源极/漏极区；以及布植第二掺杂物以在鳍片内形成与第一源极/漏极区物理接触的第二源极/漏极区，其中与第一源极/漏极区相比，第二源极/漏极区具有相反导电性。
根据本发明另一实施例的制造半导体元件的方法，其中从鳍片的第一拐角区移除第一区段进一步包括：在从鳍片的第一拐角区移除第一区段之前使第一区段非晶化；以及蚀刻第一区段；其中使第一区段非晶化进一步包括将非晶化掺杂物布植到第一区段中；其中从鳍片的第二拐角区移除第二区段进一步包括：在从鳍片的第二拐角区移除第二区段之前使第二区段非晶化；以及蚀刻第二区段。其中使第二区段非晶化进一步包括将非晶化掺杂物布植到第二区段中。其进一步包括：在从鳍片的第一拐角区移除第一区段之前将第一虚拟栅极材料放置在鳍片上方；以及在布植第二掺杂物之后用栅极电极替换第一虚拟栅极材料。其中半导体元件为隧穿场效应晶体管。
根据本发明又一实施例的制造半导体元件的方法包括：使用经图案化掩模从半导体衬底图案化鳍片，鳍片包括：中间区段；在中间区段的第一侧上的第一部分及第二部分；在中间区段的与第一侧相对的第二侧上的第三部分及第四部分，其中第一部分、中间区段及第四部分共享鳍片的一侧；将第一离子布植到第一部分中；移除第一部分；将第二离子布植到第三部分中；移除第三部分；将第三离子及第四离子布植到中间区段中，其中第三离子具有第一导电性且第四离子具有不同于第一导电性的第二导电性；以及邻近于中间区段而形成栅极电极。
根据本发明又一实施例的制造半导体元件的方法，其中第一离子为非晶化离子。
根据本发明又一实施例还提供半导体元件，其包括：在衬底上方的具有第一宽度的半导体中间鳍片区段；在半导体中间鳍片区段的第一部分内的具有第一导电性的第一掺杂物；在半导体中间鳍片区段的第二部分内的具有与第一导电性相反的第二导电性的第二掺杂物，其中第一部分与第二部分彼此物理接触；第一扩充区，其与第一部分物理接触且延伸远离半导体中间鳍片区段，其中第一扩充区具有小于第一宽度的第二宽度；在第一扩充区内的具有第一导电性的第三掺杂物；第二扩充区，其与第二部分物理接触且相比第一扩充区在相反方向上延伸，其中第二扩充区具有小于第一宽度的第三宽度；以及在第二扩充区内的具有第二导电性的第四掺杂物。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。事实上，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。
图1A到1B说明根据一些实施例的从衬底形成的鳍片。
图2A到2B说明根据一些实施例的第一布植工艺。
图3A到3B说明根据一些实施例的鳍片的第一区段的移除。
图4A到4B说明根据一些实施例的第二布植工艺。
图5A到5B说明根据一些实施例的第三布植工艺。
图6A到6B说明根据一些实施例的鳍片的第三区段的移除及第四布植工艺。
图7说明根据一些实施例的间隔物的形成。
图8说明根据一些实施例的第一层间介电质的形成。
图9A到9B说明根据一些实施例的虚拟栅极材料的移除。
图10A到10B说明根据一些实施例的第五布植工艺及第六布植工艺。
图11A到11B说明根据一些实施例的栅极介电质及栅极电极的形成。
图12A到12B说明根据一些实施例的平坦化工艺。
图13说明根据一些实施例的隧道场效应晶体管。
图14A到14B说明根据一些实施例的到栅极电极的接触件的形成。
图15A到15B说明根据一些实施例的鳍片的无布植中间区段。
图16A到16B说明根据一些实施例的鳍片中的第一材料及第二材料。
图17A到17B说明根据一些实施例的第一区段的移除。
图18A到18B说明根据一些实施例的第二区段的移除。
具体实施方式
以下揭示内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本发明。当然，这些组件及布置仅为实例且并不意欲进行限制。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征及第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征及第二特征可不直接接触的实施例。另外，本发明可以在各种实例中重复参考标号及/或字母。此重复是出于简化及清楚的目的，且本身并不指定所论述的各种实施例及/或配置之间的关系。
此外，为易于描述，可以使用例如「在…下方」、「在之下」、「下部」、「在之上」、「上部」和其类似者等的空间相对术语，以描述如图中所说明的一个元件或特征相对于另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的元件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。
现在参看图1A到1B，其中图1B为贯穿线1B-1B'的图1A的横截面图，说明了形成为鳍片103的半导体衬底101。在实施例中，半导体衬底101可以包括例如III-V材料 (例如，砷化镓、砷化铟等等)、块状硅(掺杂或无掺杂)、锗，或绝缘体上半导体(SOI)衬底的活性层。一般来说，SOI衬底包括形成于绝缘层上的半导体材料层，例如硅。绝缘层可以为例如内埋氧化物(BOX)或氧化硅层。绝缘层提供在通常为硅或玻璃衬底的衬底上。也可以使用例如多层或梯度衬底的其它衬底。
鳍片103可以从半导体衬底101形成。在实施例中，鳍片103可以通过最初在半导体衬底101上方形成经图案化掩模105来从半导体衬底101形成。经图案化掩模105可以包括一或多个介电层的硬掩模。举例来说，硬掩模可以为通过例如热氧化、化学气相沉积(CVD)等等形成的二氧化硅或氮化硅层。替代地，硬掩模可以由例如氮氧化硅的其它介电材料形成。也可以使用例如二氧化硅及氮化硅层的多层硬掩模。此外，可以使用例如金属、金属氮化物、金属氧化物等等的其它材料。举例来说，硬掩模可以由钨形成。
随后使用例如光刻技术来图案化经图案化掩模105。一般来说，光刻技术涉及沉积光致抗蚀剂材料及根据图案来辐照所述光致抗蚀剂材料。其后，将光致抗蚀剂材料显影以移除光致抗蚀剂材料的一部分。剩余的光致抗蚀剂材料在例如蚀刻的后续处理步骤期间保护底层材料。在这种情况下，光致抗蚀剂材料用来产生经图案化掩模105，从而界定鳍片103。因而，经图案化掩模105可以形成为具有在大约5nm与大约100nm之间的第一宽度W1(例如，10nm)。
一旦已经形成经图案化掩模105，便可以使用消减蚀刻工艺连同经图案化掩模105形成鳍片103。举例来说，可以蚀刻半导体衬底101的所暴露部分以从半导体衬底101 形成鳍片103。在实施例中，可以通过例如HBr/O2、HBr/Cl2/O2或SF6/Cl2等离子来蚀刻半导体衬底101。在实施例中，可以图案化鳍片103，使得其最终将用于例如隧穿场效应晶体管(TFET)的半导体元件中的通道。
然而，如所属领域的一般技术人员将认识到，上文所描述的用来形成鳍片103的消减工艺意图为说明性的，且并不意图限制实施例。更确切地说，使用半导体衬底101及掩模的例如外延生长工艺的任何合适的工艺可以替代地用来形成鳍片103。可以替代地利用用于从半导体衬底101形成鳍片103的任何合适的工艺，且所有此类工艺完全意图包含在实施例的范围内。
图1A到1B还说明隔离区107在鳍片103的相对侧上的形成。在实施例中，隔离区107可以为例如氧化物材料、高密度等离子(HDP)氧化物等等的介电材料。可以使用化学气相沉积(CVD)方法(例如，HARP工艺)、高密度等离子CVD方法或如所属领域中已知的其它合适的形成方法来形成介电材料。
可以通过用介电材料过填充鳍片103周围的区及接着通过例如化学机械抛光(CMP)、蚀刻、这些方法的组合等等的合适工艺从鳍片103上方移除过量材料来填充鳍片103周围的区。一旦已经用介电材料填充鳍片103周围的区，便可以使介电材料凹陷以远离鳍片103的顶表面。可执行凹陷以暴露鳍片103的侧壁的至少一部分。可以通过将鳍片103的顶表面及介电材料浸渍到例如HF的蚀刻剂中来使用湿式蚀刻使介电材料凹陷，但是可以替代地使用例如H2的其它蚀刻剂及例如反应性离子蚀刻、用例如 NH3/NF3的蚀刻剂进行的干式蚀刻、化学氧化物移除或干式化学清洗的其它方法。可以使介电材料从鳍片103的顶表面凹陷到在大约5nm与大约300nm之间的第一深度D1(例如，大约40nm)。
然而，如所属领域的一般技术人员将认识到，上文所描述的步骤可能仅仅是用来填充介电材料及使介电材料凹陷以形成隔离区107的整个工艺流程的一部分。举例来说，加衬步骤、清洗步骤、退火步骤、间隙填充步骤、这些步骤的组合等等也可以用来形成隔离区107。所有可能的工艺步骤完全意图包含在本发明实施例的范围内。
一旦已经形成隔离区107，便可以在鳍片103上方形成第一虚拟栅极材料109。第一虚拟栅极材料109可以包括例如以下各者的材料：掺杂或无掺杂多晶硅(或非晶硅)、金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、其它导电材料、其组合等等。在其中第一虚拟栅极材料109为多晶硅的实施例中，可以通过用低压化学气相沉积 (LPCVD)将掺杂或无掺杂多晶硅沈积到在大约
Figure GDA0002235883240000051
到大约
Figure GDA0002235883240000052
的范围中的厚度(例如，大约
Figure GDA0002235883240000053
)来形成第一虚拟栅极材料109。
一旦已经形成第一虚拟栅极材料109，便可以将第一虚拟栅极材料109图案化成最终将用来界定栅极电极1103(在图1A到1B中没有说明，但是在下文关于图11A到11B 进行说明及论述)的形状。在实施例中，第一虚拟栅极材料109可以被图案化成具有在大约5nm与大约1μm之间的第一长度L1(例如，大约150nm)。可以使用例如光刻工艺来图案化第一虚拟栅极材料109，借此涂覆、辐照及显影光致抗蚀剂以形成掩模，且接着利用掩模来移除第一虚拟栅极材料109的暴露部分。
在第一虚拟栅极材料109已形成于鳍片上方的情况下，鳍片103可以包括5个独特的区段(在图1A中位于经图案化掩模105底下，但是为方便起见，使用短划线说明)。第一区段为鳍片103的位于第一虚拟栅极材料109底下的中间区段110。在中间区段110 的一侧上，鳍片103可以包括在其拐角区处的第一区段102及邻近于第一区段102的第二区段104。在中间区段110的相对侧上，鳍片103可以包括在其拐角区处的第三区段 106及第四区段108，所述第三区段与中间区段110及第二区段104共享鳍片103的一侧，所述第四区段与中间区段110及第一区段102共享鳍片103的相对侧。
图2A到2B(其中图2B为沿线2B-2B'的图2A的横截面图)说明第一布植掩模201 的形成及到鳍片103的第一区段102中的第一布植(在图2A到2B中由标记成203的箭头表示)。在实施例中，放置并图案化第一布植掩模201，以便覆盖第一虚拟栅极材料109 的至少一部分以及完全覆盖鳍片103的第三区段106及鳍片103的第四区段108。在实施例中，第一布植掩模201可以为光致抗蚀剂，首先涂覆且接着图案化所述光致抗蚀剂以覆盖第一虚拟栅极材料109以及第三区段106及第四区段108，同时使鳍片103的第一区段102及鳍片103的第二区段104暴露。可以通过以下步骤来执行图案化：将光致抗蚀剂暴露于图案化能量源(例如，光)以诱发光致抗蚀剂的暴露于能量的那些部分中的化学反应，且接着将光致抗蚀剂显影以移除光致抗蚀剂的不合需要的部分，从而形成第一布植掩模201。
替代地，第一布植掩模201可以为由例如氮化硅的介电材料制成的硬掩模。在这个实施例中，最初可以使用例如化学气相沉积、物理气相沉积等等的沉积工艺来沉积介电材料。一旦已经沉积介电材料，便可以执行光刻掩蔽及蚀刻工艺，借此将光致抗蚀剂放置在介电材料上方、暴露于图案化能量源并且显影。经图案化光致抗蚀剂接着作为掩模连同蚀刻工艺(例如，反应性离子蚀刻)一起用来将光致抗蚀剂的图案转印到介电材料。
一旦已经形成第一布植掩模201以覆盖第一虚拟栅极材料109的一部分以及第三区段106及第四区段108，便执行第一布植以便将第一掺杂物布植到鳍片103的第一区段102中。在实施例中，第一掺杂物为将起作用以使鳍片103的第一区段102非晶化的非晶化物种，且可以为例如氩、氪、氙、铟、砷、锗、这些物种的组合等等。
在实施例中，可以使用例如第一布植工艺的工艺将第一掺杂物布植到第一区段102 中，借此使所要的第一掺杂物的离子加速且导向鳍片103的第一区段102。离子布植工艺可以利用加速器系统来使所要的第一掺杂物的离子加速。因而，在所利用的精确能量将至少部分取决于鳍片高度及所使用的物种时，在一个实施例中，加速器系统可以使用大约0.5KeV到大约30KeV的能量(例如，大约2KeV)。另外，为了将第一掺杂物布植到鳍片103内的第一区段102中且不将第一掺杂物布植成遍及第一区段102及第二区段104，以例如与垂直于半导体衬底101偏离在大约1°与大约90°之间的第一角度α1(例如，大约45°)来布植第一掺杂物。
通过将第一掺杂物布植到鳍片103的第一区段102中，鳍片103的具有第一掺杂物的第一区段102在鳍片103内可以具有在大约2nm与大约50nm之间的第二宽度W2(例如，大约5nm)。另外，可以将第一掺杂物布植到在大约1e13cm-3到大约1e19cm-3之间的浓度(例如，大约1e15cm-3)。然而，可以替代地利用任何合适的尺寸及浓度。
图3A到3B(其中图3B为沿线3A-3A'的图3A的横截面图)说明第一区段102从鳍片103的移除。在实施例中，可以使用例如湿式蚀刻工艺来移除第一区段102，所述湿式蚀刻工艺利用选择性地移除第一区段102的材料(例如，鳍片103的已经通过第一掺杂物非晶化的材料)而不显著移除鳍片103的在第一区段102外的材料(例如，第二区段104) 的蚀刻剂。因而，在所利用的精确蚀刻剂至少部分取决于用于鳍片103及第一掺杂物的材料时，在其中鳍片103包括硅且第一掺杂物为锗的实施例中，可以使用例如HF的蚀刻剂来移除第一区段102。然而，可以替代地利用任何合适的蚀刻剂或方法。
图4A到4B说明：一旦已经移除第一区段102，便可以将第二区段104形成为第一源极/漏极区1001(在图4A到4B中未完全形成或说明，但是在下文关于图10A到10B 说明为完全形成)的一部分。在实施例中，可以使用起作用以布植第二掺杂物(例如，n 型掺杂物(例如，磷、砷或锑)或P型掺杂物(例如，硼、镓或铟)，取决于将要形成的所要元件)的第二布植工艺(在图4B中由标记为403的箭头表示)来使第二区段104布植有第二掺杂物。第二布植工艺403可以利用加速器系统来用大约0.5KeV到大约30KeV 的能量(例如，大约2KeV)使所要的第二掺杂物的离子加速。另外，因为可以充分掺杂第二区段104，所以可以按任何所要的角度(例如，垂直于半导体衬底101)来布植第二掺杂物。可以将第二掺杂物布植到在大约1e13cm-3到大约1e21cm-3之间的浓度(例如，大约1e19cm-3)，但是可以替代地利用任何合适的浓度。
图5A到5B(其中图5B为沿线5A-5A'的图5A的横截面图)说明第一布植掩模201 的移除及第二布植掩模501在第一虚拟栅极材料109的至少一部分及鳍片103的第二区段104上方的放置。在其中第一布植掩模201为光致抗蚀剂的实施例中，可以使用例如灰化工艺来移除第一布植掩模201，借此将第一布植掩模201的温度升高到第一布植掩模201将经受热分解且接着易于被移除的点。然而，例如湿式蚀刻的任何其它合适的移除工艺可以替代地用来剥除第一布植掩模201。
一旦已经移除第一布植掩模201，便可以将第二布植掩模501放置在第一虚拟栅极材料109的所述部分上方且完全覆盖鳍片103的第二区段104，同时使鳍片103的第三区段106及鳍片103的第四区段108通过第二布植掩模501暴露以供进一步处理。在实施例中，第二布植掩模501可类似于第一布植掩模201，例如为已经图案化以覆盖第一虚拟栅极材料109的所述部分及鳍片103的第二区段104的光致抗蚀剂或硬掩模。然而，可以替代地利用可用来保护第一虚拟栅极材料109的所述部分及鳍片103的第二区段 104的任何其它合适的材料或工艺。
图5A到5B还说明：一旦已放置第二布植掩模501，便可以执行第三布植工艺(在图5B中由标记为503的箭头表示)，以便将第三掺杂物布植到鳍片103的第三区段106 中。在实施例中，执行第二布植区505，以便布植第三掺杂物，所述第三掺杂物可以为将起作用以在第三区段106内使鳍片103非晶化的非晶化物种，且可以为例如氩、氪、氙、铟、砷、锗、这些物种的组合等等。
在实施例中，可以使用例如第三布植工艺503的工艺将第三掺杂物布植到第三区段 106中，借此使所要的第三掺杂物的离子加速且导向第三区段106。第三布植工艺503 可以利用加速器系统来用大约0.5KeV到大约30KeV的能量(例如，大约2KeV)使所要的第三掺杂物的离子加速。另外，为了布植鳍片103内的第三区段106且不将第三掺杂物布植成遍及鳍片103的第四区段108，以例如与垂直于半导体衬底101偏离在大约1°与大约90°之间的第二角度α2(例如，大约45°)来布植第三掺杂物。
通过布植第三掺杂物，第三区段106可布植成在鳍片103内具有在大约2nm与大约50nm之间的第三宽度W3(例如，大约5nm)。另外，可以将第三掺杂物在第三区段 106内布植到在大约1e13cm-3到大约1e21cm-3之间的浓度(例如，大约1e19cm-3)。然而，可以替代地利用任何合适的尺寸及任何合适的浓度。
图6A到6B(其中图6B说明沿线6A-6A'的图6A的横截面图)说明第三区段106从鳍片103的移除。在实施例中，可以使用类似于用来从鳍片103移除第一区段102的工艺 (上文关于图3A到3B所描述)的工艺来移除第三区段106。举例来说，湿式蚀刻工艺，其利用选择性地移除第三区段106的材料(例如，鳍片103的已经通过第三掺杂物非晶化的材料)而不显著移除鳍片103的在第三区段106外的材料(例如，鳍片103的第四区段 108)的蚀刻剂。因而，在所利用的精确蚀刻剂至少部分取决于用于鳍片103及第三掺杂物的材料时，在其中鳍片103包括硅且第三掺杂物包括锗的实施例中，可以使用例如 HF的蚀刻剂来移除第三区段106。然而，可以替代地利用任何合适的蚀刻剂或方法。
图6A到6B另外说明：一旦已经移除第三区段108，便可以将鳍片103的第四区段108形成为第二源极/漏极区1003(在图6A到6B中未完全说明，但是在下文关于图10A 到10B完全说明并描述)的一部分。在实施例中，可以使用起作用以布植第四掺杂物(例如，n型掺杂物(例如，磷、砷或锑)或P型掺杂物(例如，硼、镓或铟))的第四布植工艺(在图6B中由标记为603的箭头表示)来布植第四区段108，所述第四掺杂物相比第二掺杂物(植入第二区段104内)具有相反的导电类型。第四布植工艺603可以利用加速器系统来用大约0.5KeV到大约30KeV的能量(例如，大约2KeV)使所要的第四掺杂物的离子加速。另外，因为可以充分掺杂鳍片103的第四区段108，所以可以按任何所要的角度(例如，垂直于半导体衬底101)来布植第四掺杂物。可以将第四掺杂物布植到在大约1e13 cm-3到大约1e21cm-3之间的浓度(例如，大约1e19cm-3)，但是可以替代地利用任何合适的浓度。
图7说明第二布植掩模501的移除及间隔物701在第一虚拟栅极材料109的相对侧上的形成。在其中第二布植掩模501为光致抗蚀剂的实施例中，可以使用例如灰化工艺来移除第二布植掩模501，借此将第二布植掩模501的温度升高到第二布植掩模501将经受热分解且接着易于被移除的点。然而，例如湿式蚀刻的任何其它合适的移除工艺可以替代地用来剥除第二布植掩模501。
一旦已经移除第二布植掩模501，便可以形成间隔物701。在实施例中，通过将间隔物层(未示出)毯覆地沉积在先前形成的结构上来形成间隔物701。间隔物层可以包括 SiN、氮氧化物、SiC、SiON、氧化物等等，且可以通过用来形成此类层的例如化学气相沉积(CVD)、等离子增强型CVD、溅镀及所属领域中已知的其它方法的方法来形成。可以接着例如通过用来从结构的水平表面且沿第一虚拟栅极材料109的两个边缘移除间隔物层来图案化间隔物701。
图8说明第一ILD 801在半导体衬底101上方及在第一虚拟栅极材料109及间隔物701上方的形成。在实施例中，可以通过ALD、PVD、CVD或用于形成ILD的其它可接受的方法来形成第一ILD 801。第一ILD 801可以包括掺杂或无掺杂氧化硅，但是可以替代地利用其它材料，例如掺杂氮化硅的硅酸盐玻璃、高K材料、这些材料的组合等等。在形成第一ILD 801之后，可以使用例如化学机械抛光(CMP)工艺的合适技术来使第一ILD 801、第一虚拟栅极材料109及间隔物701平坦化。平坦化工艺将使第一虚拟栅极材料109以及间隔物701重新暴露以供进一步处理，同时保护其它底层结构。
图9A到9B(其中图9B为沿线9B-9B'的图9A的横截面图)说明：一旦已经使第一ILD801、第一虚拟栅极材料109及间隔物701平坦化，便可以移除第一虚拟栅极材料109。在实施例中，使用适合于被选择以形成第一虚拟栅极材料109的材料的移除工艺来移除第一虚拟栅极材料109。因而，在移除的精确方法将至少部分取决于所选择的材料时，在其中第一虚拟栅极材料109为多晶硅的实施例中，可以使用例如等离子蚀刻(利用例如HBr/Cl2、F2的蚀刻剂)或湿式蚀刻(例如，利用NH4OH)、这些工艺的组合等等的工艺来移除第一虚拟栅极材料109。
图10A到10B(其中图10B为沿线10A-10A'的图1A的横截面图)说明第一布植区1002及第二布植区1004在鳍片103的先前已经由第一虚拟栅极材料109覆盖的中间区段110内的形成。在实施例中，第一布植区1002可以布植有类似于先前布植到第二区段104中的第二掺杂物(参见关于第二布植工艺403的图4A)的第五掺杂物。第一布植区 1002(在鳍片103的中间区段110内)及第二区段104(也被视为延伸远离第一布植区1002 的第一扩充区)一起形成TFET的第一源极/漏极区1001(通过短划线见于图10A中)。
在实施例中，可以使用例如第五布植工艺(在图10B中由标记为1005的箭头表示)的工艺将第五掺杂物布植到第一布植区1002中，借此使所要的第五掺杂物的离子加速且导向鳍片103的中间区段110，从而形成第一布植区1002。第五布植工艺1005可以利用加速器系统来用大约0.5KeV到大约30KeV的能量(例如，大约2KeV)使所要的第五掺杂物的离子加速。另外，为了在鳍片103的中间区段110内形成第一布植区1002 且不将第五掺杂物布植成遍及鳍片103的中间区段110，以例如与垂直于半导体衬底101 偏离在大约1°与大约90°之间的第三角度α3(例如，大约45°)来布植第五掺杂物。
通过使用第五布植工艺1005，第一布植区1002可以形成为在鳍片103内具有在大约2nm与大约50nm之间的第四宽度W4(例如，大约5nm)。另外，可以将第五掺杂物布植到在大约1e13cm-3到大约1e17cm-3之间的浓度(例如，大约1e16cm-3)。然而，可以替代地利用任何所要的尺寸及浓度。
可以通过使鳍片103的中间区段110布植有类似于先前布植到鳍片103的第四区段108中的第四掺杂物(参见图6A到6B)的第六掺杂物来形成第二布植区1004。第二布植区1004(在鳍片103的中间区段110内)及第四区段108(可以被视为延伸远离第二布植区 1004的第二扩充区)一起形成TFET的第二源极/漏极区1003(通过短划线见于图10A中)。可以使用第六布植工艺(在图10B中由标记为1007的箭头表示)来形成第二布植区1004。在实施例中，第六布植工艺1007可以为离子布植工艺，借此使所要的第六掺杂物的离子加速且导向鳍片103的中间区段110。第六布植工艺1007可以利用加速器系统来用从大约0.5KeV到大约30KeV的能量(例如，大约2KeV)使所要的第六掺杂物的离子加速。另外，为了在鳍片103内形成第二布植区1004且不将第六掺杂物布植成遍及鳍片103 的中间区段(例如，在第一布植区1002内)，以例如与垂直于半导体衬底101偏离在大约 1°与大约90°之间的第四角度α4(例如，大约45°)来布植第六掺杂物。
通过使用第六布植工艺1007，第二布植区1004可以形成为在鳍片103内具有在大约2nm与大约50nm之间的第五宽度W5(例如，大约5nm)。另外，可以将第六掺杂物布植到在大约1e13cm-3到大约1e17cm-3之间的浓度(例如，大约1e16cm-3)。然而，可以替代地利用任何合适的尺寸及任何合适的浓度。
然而，虽然上文提供具有掺杂浓度的精确实例，但是这些实例仅仅意图为说明性的，且并不意图为限制性的。更确切地说，所利用的精确掺杂水平可涉及来自栅极的良好静电控制(其中较低掺杂水平可为需要的，但是随着鳍片的大小减小，可以利用较高掺杂度)与较高隧穿效率(其中较高掺杂水平可为需要的)之间的折衷。
举例来说，在特定实施例中，可以将第二布植区1004布植成在源极连接侧上具有高掺杂浓度(例如，具有大于1019/cm3的掺杂浓度)，且在漏极连接侧上具有较低掺杂浓度(例如，具有小于大约1017/cm3的掺杂浓度)。通过修改在两侧上的掺杂浓度，可以调节从鳍片103形成的TFET的性能。
图11A到11B(其中图11B为贯穿线11A-11A'的图11A的横截面图)说明栅极介电质1101及栅极电极1103在鳍片103上方的形成。可以通过热氧化、化学气相沉积、溅镀或所属领域中已知且用于形成栅极介电质的任何其它方法来形成栅极介电质1101(在图 4A中不可见，但是见于图4B中)。栅极介电质1101可以包括具有在大约3埃到大约100 埃的范围中的厚度(例如，大约10埃)的材料，例如二氧化硅或氮氧化硅。栅极介电质 1101可以替代地由高介电常数(高k)材料(例如，具有大于大约5的相对介电常数)以大约 0.5埃到大约100埃的等效氧化物厚度(例如，大约10埃或小于10埃)形成，所述材料例如氧化镧(La2O3)、氧化铝(Al2O3)、二氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)，或其组合。另外，二氧化硅、氮氧化硅及/或高K材料的任何组合也可以用于栅极介电质1101。
栅极电极1103可以包括导电材料，且可以选自包括以下各者的群组：多晶硅(多晶Si)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、这些材料的组合等等。金属氮化物的实例包含氮化钨、氮化钼、氮化钛及氮化钽或其组合。金属硅化物的实例包含硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或其组合。金属氧化物的实例包含氧化钌、氧化铟锡或其组合。金属的实例包含钨、钛、铝、铜、钼、镍、铂等。
可以通过化学气相沉积(CVD)、溅镀沈积或所属领域中已知且用于沉积导电材料的其它技术来沉积栅极电极1103。栅极电极1103的厚度可以在大约200埃到大约4,000 埃的范围中。在需要时，此时可以将或可不将离子引入到栅极电极1103中。
图12A到12B(其中图12B为贯穿线12A-12A'的图12A的横截面图)说明第二ILD1201在栅极电极1103上方的沉积。在实施例中，可以通过ALD、PVD、CVD或用于形成ILD的其它可接受的方法来形成第二ILD 1201。第二ILD 1201可以包括掺杂或无掺杂氧化硅，但是可以替代地利用其它材料，例如掺杂氮化硅的硅酸盐玻璃、高K材料、这些材料的组合等等。可以沉积第二ILD 1201以便覆盖栅极电极1103。
图12A到12B还说明：一旦已经沉积第二ILD 1201，便执行平坦化工艺以便从第二ILD 1201、栅极电极1103及栅极介电质1101移除过量材料。在实施例中，平坦化工艺可以为化学机械抛光(CMP)工艺，其中化学品及磨料用来使第二ILD 1201、栅极电极 1103及栅极介电质1101的材料起反应并且从鳍片103上方研磨所述材料(同时留下经图案化掩模105的至少一部分)，且使栅极电极1103与间隔物701及第二ILD 1201平坦化。然而，可以替代地利用任何合适的平坦化工艺。
图13说明第一源极/漏极区1001、第二源极/漏极区1003、栅极介电质1101及栅极电极1103的三维视图，其中为方便起见已经移除半导体衬底101、隔离区107、第一ILD 801、间隔物701及第二ILD 1201。如可以看出，在这个实施例中，TFET的隧穿将在垂直于半导体衬底101的方向上(如在图13中由标记为1301的箭头表示)侧向地发生。因而，可以通过简单地增加鳍片103的高度而后续不增加总单元面积来增加TFET的重叠大小(第一源极/漏极区1001与第二源极/漏极区1003之间的重叠)。
另外，通过使用本文所描述的工艺，可以使用鳍片式FET工艺来形成TFET，且因而可以将TFET并入到可兼容的鳍片式FET工艺中。并且，本文中所揭示的这些工艺为自对准工艺，且使用第一虚拟栅极材料109连同第一布植掩模201及第二布植掩模501 两者，使得从光致抗蚀剂来讲需要的精确度可以减小。
图14A到14B(其中图14B为贯穿线14B-14B'的图14A的横截面图)说明与栅极电极1103的第一区段1103A电连接的第一接触件1401及与栅极电极1103的第二区段1103B 电连接的第二接触件1403的形成。在实施例中，可以通过最初形成贯穿第二ILD 1201 的接触开口(没有单独地说明)以便暴露栅极电极1103的第一区段1103A及栅极电极 1103的第二区段1103B来形成第一接触件1401及第二接触件1403。可以例如使用光刻掩蔽及蚀刻工艺来形成接触开口。
一旦已经形成接触开口，便可以用障壁层及导电材料(在图14A到14B中没有单独地标记)填充接触开口。在实施例中，障壁层可以由一或多层钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其它贵金属、其它难熔金属、其氮化物、这些材料的组合等等形成。可以通过化学气相沉积来形成障壁层，但是可以替代地使用例如PVD或ALD的其它技术。障壁层可以形成为大约
Figure GDA0002235883240000121
到大约
Figure GDA0002235883240000122
的厚度。
在已经形成障壁层之后，可以形成导电材料来填充接触开口。可以最初在障壁层上方形成种子层(在图14A到14B也没有个别地展示)来形成导电材料。种子层可以通过PVD、ALD或CVD来沈积，且可以由钨、铜或铜合金形成，但是在需要时可以替代地使用其它合适的方法及材料。另外，种子层的厚度将至少部分取决于接触开口的深度，种子层可以具有在大约
Figure GDA0002235883240000131
与大约
Figure GDA0002235883240000132
之间的厚度。
一旦已经形成种子层，便可以将导电材料形成到种子层上。导电材料可以包括钨，但是可以替代地利用其它合适的材料，例如铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、其合金、其组合等等。可以通过将导电材料电镀到种子层上、填充并过填充接触开口来形成导电材料。
一旦已经填充接触开口，便可以通过例如化学机械抛光(CMP)的平坦化工艺来移除在接触开口外的过量障壁层、种子层及导电材料，但是可以使用任何合适的移除工艺。平坦化工艺也将平坦化第一接触件1401及第二接触件1403与第二ILD 1201、栅极电极 1103的第一区段1103A、栅极电极1103的第二区段1103B及栅极介电质1101。
图15A到15B(其中图15B为贯穿线15B-15B'的图15A的横截面图)说明另一实施例，其中并未执行第五布植工艺1005及第六布植工艺1007，借此使鳍片103的中间区段110 仅仅留有在最初形成鳍片时存在的那些掺杂物(如果存在的话)。在这个实施例中，第一源极/漏极区1001仅仅包括鳍片103的第二区段104(已经使用第二布植工艺403(参见图 4A到4B)掺杂)，且第二源极/漏极区1003仅仅包括鳍片103的第四区段108(已经使用第四布植工艺603(参见图6A到6B)掺杂)。
在这个实施例中，如果将两个不同的栅极电压施加到栅极电极1103的第一区段1103A及栅极电极1103的第二区段1103B，那么TFET仍然将操作。举例来说，如果将在大约-15V与大约+15V之间的第一电压(用来产生静电掺杂)(例如，+/-1V)施加到栅极电极1103的第一区段1103A，并且将在大约-1V与大约+1V之间的第二电压(用来对晶体管加偏压)(例如，+/-0.5V)施加到栅极电极1103的第二区段1103A，那么甚至可以在没有紧邻栅极电极1103的掺杂的情况下切换TFET。
图16A到16B(其中图16B为沿线16B-16B'的图16A的横截面图)说明另一实施例，其中鳍片103是由第一材料1601及具有不同于第一材料1601的蚀刻抵抗性的第二材料 1603形成。在实施例中，第一材料1601可以包括例如已经掺杂有n型掺杂物的III-V材料，而第二材料1603可以为例如已经掺杂有P型掺杂物的III-V材料。
在实施例中，可以通过以下步骤来形成第一材料1601：最初放置并图案化光致抗蚀剂以便仅仅暴露半导体衬底101的将变为第一材料1601的部分，且接着使用第七布植工艺(没有单独地说明)以便将n型掺杂物布植到半导体衬底101中，从而形成第一材料 1601。一旦已经形成第一材料1601，便可以通过以下步骤来形成第二材料1603：放置并图案化另一光致抗蚀剂以便覆盖第一材料1601并暴露半导体衬底101的将变为第二材料1603的部分，且接着使用第八布植工艺(也没有单独地说明)以便将P型掺杂物布植到半导体衬底101中。一旦已经形成第一材料1601及第二材料1603，便可以图案化鳍片103使得第一材料1601构成鳍片103的第二区段104及第三区段106，且第二材料 1603构成鳍片103的第一区段102及第四区段108。
然而，上文所描述的用于形成第一材料1601及第二材料1603的工艺意图为说明性的，且并不意图为限制性的。更确切地说，可以替代地使用用于形成第一材料1601及第二材料1603的任何合适的工艺，例如执行使第一材料1601与第二材料1603分离地生长的一系列外延生长。所有此类工艺完全意图包含在实施例的范围内。
图17A到17B(其中图17B为贯穿线17B-17B'的图17A的横截面图)说明鳍片103 的第一区段102的移除。在实施例中，因为第二材料1603具有不同于第一材料1601的蚀刻选择性，所以可以在不进行第一布植工艺203的情况下执行第一区段102的移除。因而，可以通过放置第一布植掩模201且接着使用例如湿式蚀刻工艺选择性地移除第一区段102而不显著移除第二区段104来执行第一区段102的移除。在其中第一材料1601 为SiGe且第二材料1603为Ge的实施例中，所使用的蚀刻剂可以为HCl。
图18A到18B(其中图18B为贯穿线18B-18B'的图18A的横截面图)说明鳍片103 的第三区段106的移除。在实施例中，因为第一材料1601具有不同于第二材料1603的蚀刻选择性，所以可在不进行第三布植工艺503的情况下执行第三区段106的移除。因而，可以通过放置第二布植掩模501且接着使用例如湿式蚀刻工艺选择性地移除第三区段106而不显著移除第四区段108来执行第三区段106的移除。在其中第一材料1601 为SiGe且第二材料1603为Ge的实施例中，所使用的蚀刻剂可以为氢氧化氨、过氧化氢与水的混合物(例如，比率为0.25:1:5)，例如APM纯净混合物。
通过使用第一材料1601及第二材料1603，如上文所描述的剩余步骤可以用来在不需要为了调整第一区段102及第三区段106的选择性的非晶化布植的情况下形成TFET，同时可以如上文所描述而执行剩余步骤(例如，替换第一虚拟栅极材料109)。因而，可以避免非晶化布植步骤。工艺步骤的数目的此减少有助于使整个工艺更有效。
根据实施例，提供一种制造半导体元件的方法，其包括从半导体衬底形成鳍片。从鳍片的第一拐角区移除第一区段，且从鳍片的第二拐角区移除第二区段，其中第二区段在鳍片的与第一区段相对的侧上。布植第一掺杂物以在鳍片内形成第一源极/漏极区，且布植第二掺杂物以在鳍片内形成与第一源极/漏极区物理接触的第二源极/漏极区，其中第二源极/漏极区具有与第一源极/漏极区相反的导电性。
根据另一实施例，提供一种制造半导体元件的方法，其包括使用经图案化掩模从半导体衬底图案化鳍片。鳍片包括中间区段、在中间区段的第一侧上的第一部分及第二部分以及在中间区段的与第一侧相对的第二侧上的第三部分及第四部分，其中第一部分、中间区段及第四部分共享鳍片的一侧。将第一离子布植到第一部分中，且移除第一部分。将第二离子布植到第三部分中，且移除第三部分。将第三离子及第四离子布植到中间区段中，其中第三离子具有第一导电性且第四离子具有不同于第一导电性的第二导电性。栅极电极是邻近于中间区段而形成。
根据又一实施例，提供一种半导体元件，其包括在衬底上方的具有第一宽度的半导体中间鳍片区段。具有第一导电性的第一掺杂物在半导体中间鳍片区段的第一部分内。具有与第一导电性相反的第二导电性的第二掺杂物在半导体中间鳍片区段的第二部分内，其中第一部分与第二部分彼此物理接触。第一扩充区与第一部分物理接触，且延伸远离半导体中间鳍片区段，其中第一扩充区具有小于第一宽度的第二宽度。具有第一导电性的第三掺杂物在第一扩充区内。第二扩充区与第二部分物理接触，且在与第一扩充区相反的方向上延伸，其中第二扩充区具有小于第一宽度的第三宽度。具有第二导电性的第四掺杂物在第二扩充区内。
前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应理解，其可容易使用本发明作为设计或修改用于实行本文中所引入的实施例的相同目的及/或实现相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神及范围，且其可在不脱离本发明的精神及范围的情况下在本文中进行各种改变、替代及更改。

Claims (19)

1.一种制造半导体元件的方法，所述方法包括：
从半导体衬底形成鳍片；
从所述鳍片的第一拐角区移除第一区段，所述第一拐角区包括位于中间区段的一侧的第一暴露端的区域，所述第一区段包括所述第一暴露端的第一纵向鳍片部分，其中所述鳍片的所述第一暴露端的其他部分保留而未被移除；
从所述鳍片的第二拐角区移除第二区段，所述第二拐角区包括位于所述中间区段的另一侧的第二暴露端的区域，所述第二区段包括所述第二暴露端的第二纵向鳍片部分，其中所述鳍片的所述第二暴露端与所述第一暴露端相对，且其中所述鳍片的所述第二暴露端的其他部分保留而未被移除；
布植第一掺杂物以在所述鳍片内形成第一源极/漏极区；以及
布植第二掺杂物以在所述鳍片内形成与所述第一源极/漏极区物理接触的第二源极/漏极区，其中与所述第一源极/漏极区相比，所述第二源极/漏极区具有相反导电性。
2.根据权利要求1所述的方法，其中所述从所述鳍片的所述第一拐角区移除所述第一区段进一步包括：
在从所述鳍片的所述第一拐角区移除所述第一区段之前使所述第一区段非晶化；以及
蚀刻所述第一区段。
3.根据权利要求2所述的方法，其中所述使所述第一区段非晶化进一步包括将非晶化掺杂物布植到所述第一区段中。
4.根据权利要求2所述的方法，其中所述从所述鳍片的所述第二拐角区移除所述第二区段进一步包括：
在从所述鳍片的所述第二拐角区移除所述第二区段之前使所述第二区段非晶化；以及
蚀刻所述第二区段。
5.根据权利要求4所述的方法，其中所述使所述第二区段非晶化进一步包括将非晶化掺杂物布植到所述第二区段中。
6.根据权利要求1所述的方法，其进一步包括：
在所述从所述鳍片的所述第一拐角区移除所述第一区段之前将第一虚拟栅极材料放置在所述鳍片上方；以及
在所述布植所述第二掺杂物之后用栅极电极替换所述第一虚拟栅极材料。
7.根据权利要求1所述的方法，其中所述半导体元件为隧穿场效应晶体管。
8.一种制造半导体元件的方法，所述方法包括：
使用经图案化掩模从半导体衬底图案化鳍片，所述鳍片包括：
中间区段；
在所述鳍片的第一端上的第一部分及第二部分；
在所述鳍片的第二端上的第三部分及第四部分，其中所述第一部分、所述中间区段及所述第四部分共享所述鳍片的第一侧，其中所述第二部分、所述中间区段及所述第三部分共享所述鳍片的第二侧，所述第二侧与所述第一侧相对；
将第一离子布植到所述第一部分中；
移除所述第一部分，而第二部分保留而未被移除；
将第二离子布植到所述第三部分中；
移除所述第三部分，而第四部分保留而未被移除；
将第三离子及第四离子布植到所述中间区段中，其中所述第三离子具有第一导电性且所述第四离子具有不同于所述第一导电性的第二导电性；以及
邻近于所述中间区段而形成栅极电极。
9.根据权利要求8所述的方法，其中所述第一离子为非晶化离子。
10.根据权利要求8所述的方法，其中所述第二离子为非晶化离子。
11.根据权利要求8所述的方法，其进一步包括将第五离子布植到所述第二部分中，其中所述第五离子具有所述第一导电性。
12.根据权利要求11所述的方法，其进一步包括将第六离子布植到所述第四部分中，其中所述第六离子具有所述第二导电性。
13.根据权利要求8所述的方法，其进一步包括∶
在所述布植所述第一离子之前形成虚拟栅极材料；以及
在所述移除所述第三部分之后移除所述虚拟栅极材料，其中所述形成所述栅极电极是在先前由所述虚拟栅极材料填充的区域内形成。
14.根据权利要求8所述的方法，其中在所述经图案化掩模处于所述鳍片上方时执行所述布植所述第一离子。
15.一种半导体元件，其包括：
由介电材料包围的半导体基部鳍片区段，所述半导体基部鳍片区段具有两个从所述半导体基部鳍片区段的一端延伸到所述半导体基部鳍片区段相对端的纵向平行的侧壁；
在衬底上方的具有第一宽度的半导体中间鳍片区段，所述半导体中间鳍片区段设置在所述半导体基部鳍片区段上，其中所述半导体中间鳍片区段的侧壁从所述半导体基部鳍片区段的所述侧壁延伸；
在所述半导体中间鳍片区段的第一部分内的具有第一导电性的第一掺杂物；
在所述半导体中间鳍片区段的第二部分内的具有与所述第一导电性相反的第二导电性的第二掺杂物，其中所述第一部分与所述第二部分彼此物理接触；
设置在所述半导体基部鳍片区段上的第一扩充区，其与所述第一部分物理接触且延伸远离所述半导体中间鳍片区段，其中所述第一扩充区具有小于所述第一宽度的第二宽度；
在所述第一扩充区内的具有所述第一导电性的第三掺杂物；
设置在所述半导体基部鳍片区段上的第二扩充区，其与所述第二部分物理接触且相比所述第一扩充区在相反方向上延伸，其中所述第二扩充区具有小于所述第一宽度的第三宽度；以及
在所述第二扩充区内的具有所述第二导电性的第四掺杂物。
16.根据权利要求15所述的半导体元件，其进一步包括：
栅极介电质，其邻近于所述半导体中间鳍片区段；以及
栅极电极，其邻近于所述栅极介电质。
17.根据权利要求16所述的半导体元件，其中所述半导体中间鳍片区段远离所述衬底延伸第一距离，且其中所述栅极电极延伸不远于所述半导体中间鳍片区段。
18.根据权利要求16所述的半导体元件，其进一步包括在所述衬底上方的介电材料，其中所述介电材料、所述栅极电极及所述半导体中间鳍片区段彼此共平面。
19.根据权利要求15所述的半导体元件，其中所述半导体中间鳍片区段包括III-V材料。
CN201510859529.3A 2015-06-30 2015-11-30 半导体元件及制造方法 Expired - Fee Related CN106328537B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/755,156 2015-06-30
US14/755,156 US9685528B2 (en) 2015-06-30 2015-06-30 Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities

Publications (2)

Publication Number Publication Date
CN106328537A CN106328537A (zh) 2017-01-11
CN106328537B true CN106328537B (zh) 2020-02-14

Family

ID=57683994

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510859529.3A Expired - Fee Related CN106328537B (zh) 2015-06-30 2015-11-30 半导体元件及制造方法

Country Status (3)

Country Link
US (2) US9685528B2 (zh)
CN (1) CN106328537B (zh)
TW (1) TWI581319B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084053B1 (en) * 2017-03-27 2018-09-25 Globalfoundries Inc. Gate cuts after metal gate formation
CN110289272B (zh) * 2019-06-28 2021-12-21 湖南师范大学 一种具有侧边pn结的复合光电探测器及其制作方法
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures
US10867101B1 (en) * 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365083A (en) * 1990-11-29 1994-11-15 Kawasaki Steel Corporation Semiconductor device of band-to-band tunneling type
EP2568506A1 (en) * 2011-09-09 2013-03-13 Imec Tunnel transistor, logical gate comprising the transistor, static random-access memory using the logical gate and method for making such a tunnel transistor
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
US20070014883A1 (en) * 2005-07-13 2007-01-18 Peter Rohdewald Method for treating osteoarthritis
FR2894386B1 (fr) * 2005-12-06 2008-02-29 Commissariat Energie Atomique Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
JP4487266B2 (ja) * 2006-08-30 2010-06-23 エルピーダメモリ株式会社 半導体装置
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
WO2010067214A1 (en) * 2008-12-08 2010-06-17 Nxp B.V. Method of manufacturing a tunnel transistor and ic comprising the same
US8178400B2 (en) * 2009-09-28 2012-05-15 International Business Machines Corporation Replacement spacer for tunnel FETs
US8860140B2 (en) * 2011-03-01 2014-10-14 Tsinghua University Tunneling field effect transistor and method for forming the same
KR101926356B1 (ko) * 2011-12-06 2018-12-07 삼성전자주식회사 백-바이어스 영역을 갖는 반도체 소자
US8637371B2 (en) * 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
CN103383965B (zh) 2012-05-04 2016-01-20 台湾积体电路制造股份有限公司 混合鳍式场效应晶体管
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9508854B2 (en) * 2013-12-06 2016-11-29 Ecole Polytechnique Federale De Lausanne (Epfl) Single field effect transistor capacitor-less memory device and method of operating the same
US9761721B2 (en) * 2014-05-20 2017-09-12 International Business Machines Corporation Field effect transistors with self-aligned extension portions of epitaxial active regions
US9768311B2 (en) * 2014-07-24 2017-09-19 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor tunneling device
US9087720B1 (en) * 2014-08-04 2015-07-21 Globalfoundries Inc. Methods for forming FinFETs with reduced series resistance
US9793384B2 (en) * 2014-10-01 2017-10-17 Globalfoundries Inc. Tunneling field effect transistor and methods of making such a transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365083A (en) * 1990-11-29 1994-11-15 Kawasaki Steel Corporation Semiconductor device of band-to-band tunneling type
EP2568506A1 (en) * 2011-09-09 2013-03-13 Imec Tunnel transistor, logical gate comprising the transistor, static random-access memory using the logical gate and method for making such a tunnel transistor
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法

Also Published As

Publication number Publication date
TWI581319B (zh) 2017-05-01
TW201701330A (zh) 2017-01-01
US20170005178A1 (en) 2017-01-05
US10269944B2 (en) 2019-04-23
US20170278946A1 (en) 2017-09-28
US9685528B2 (en) 2017-06-20
CN106328537A (zh) 2017-01-11

Similar Documents

Publication Publication Date Title
US7915167B2 (en) Fabrication of channel wraparound gate structure for field-effect transistor
US9905646B2 (en) V-shaped epitaxially formed semiconductor layer
US10079280B2 (en) Asymmetric FET
US9711647B2 (en) Thin-sheet FinFET device
KR100702553B1 (ko) 벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법
US8815739B2 (en) FinFET device with a graphene gate electrode and methods of forming same
TWI643345B (zh) 用於非平面電晶體之鎢閘極技術（四）
US9117842B2 (en) Methods of forming contacts to source/drain regions of FinFET devices
TWI677981B (zh) 積體晶片及其形成方法
US20040145000A1 (en) Tri-gate and gate around MOSFET devices and methods for making same
US20140001561A1 (en) Cmos devices having strain source/drain regions and low contact resistance
US20140273365A1 (en) Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US20160380083A1 (en) Nanowire semiconductor device including lateral-etch barrier region
TW201318170A (zh) 替換源極／汲極鰭片式場效電晶體（ｆｉｎｆｅｔ）之製造方法
CN106328537B (zh) 半导体元件及制造方法
US7419857B2 (en) Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
US7416925B2 (en) Doped structure for finfet devices
TWI685920B (zh) 半導體結構及形成積體電路結構的方法
TW202245065A (zh) 半導體裝置
US11348921B2 (en) Semiconductor structure and method of manufacturing the same
US9941300B2 (en) Structure and method for fully depleted silicon on insulator structure for threshold voltage modification
TW202230790A (zh) 半導體元件與其製造方法
US20230411520A1 (en) Semiconductor structure including semiconductor devices with different threshold voltages and method for manufacturing the same
CN111725138A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200214

CF01 Termination of patent right due to non-payment of annual fee