CN106298832A - 一种非易失性存储元件及制造方法 - Google Patents

Abstract

本发明属于非易失性存储器技术领域，提供了一种可降低写操作电压的非易失性存储元件及制造方法。本发明的非易失性存储元件，包括：倒锥状第一电极；存储介质层，其包括第一部分、第二部分和第三部分，其中所述第一部分贴附在倒锥状第一电极的外侧面上，所述第二部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的下端连接并形成第一夹角，所述第三部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的上端连接并形成第二夹角；第二电极，其形成在所述存储介质层的第一夹角和第二夹角上。本发明的非易失性存储元件通过在第一电极和第二电极之间形成存储介质层的夹角结构，写操作电压得到降低且均匀，制备简单、成本低。

Description

一种非易失性存储元件及制造方法

技术领域

本发明属于非易失性存储器技术领域，涉及一种可以降低非易失性存储元件的写操作电压的存储元件结构设计及其制造方法。

背景技术

针对非易失性半导体存储器件的低功耗及高密度应用目标，已经有多种研究展开，包括从材料上、器件结构上、制造方法上及外围电路设计上进行了一系列的探索。

闪存是存储的数据即使在断电之后也可得到保留的非易失存储的代表。闪存具有非易失性，与易失存储器不同。但是，闪存具有低集成度和需要大电压操作的缺点。

现在已经对非易失存储器进行了许多研究，这些非易失存储器包括磁随机存储器(MRAM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)和电阻随机存取存储器(RRAM)。

如果操作存储单元所需要的电压值减小，那么外围电路的晶体管的尺寸便可以缩小，由此可以提高单位面积上存储单元的集成个数。

随着存储器件尺寸的进一步微缩化，存储单元之间的器件参数及电学参数的波动加剧，这一问题会导致存储阵列的可靠性降低。降低写操作电压可以在一定程度上提高阵列的可靠性。特别的，对于电阻随机存取存储器而言，施加初始击穿电压所形成的导电细丝在存储介质层中是随机产生的，随着器件尺寸的缩小，导电细丝产生的位置靠近器件边缘的刻蚀损伤区域的可能性会增大，刻蚀损伤区域形成导电细丝的尺寸会较大，流经的电流也会较大，这将不利于低功耗的要求。因此，若导电细丝的可以固定地产生在器件单元的中心位置，这将能够抑制各个器件单元之间的初始击穿电压的大小及其偏差，也可提高存储阵列的可靠性。

Zhiqiang Wei等人的美国专利号为US 2013,0112936A1、题为“Resistance change element and manufacturing method therefor”的专利中提出了一种器件结构设计，如图13所示。可以使得电场在固定的位置聚集，使得初始击穿发生在固定针状部电极的位置，对于电阻变化型的存储元件而言，可以控制发生电阻变化现象的细丝区域(filament)的发生部位。由此，能够抑制各个元件的初始击穿电压、动作时的电阻值的偏差。结果，能够削减作为偏差对策而需要对电阻变化元件的设计尺寸添加的余量，所以能够实现存储装置的细微化、大容量化。

Takumi Mikawa等人的美国专利号为US 2014,0061573A1、题为“Nonvolatile memory element,Nonvolatile memory device,and methods ofmanufacturing the same”的专利中提出了一种器件结构设计，如图14所示，可以使得导电细丝形成在不同的两层阻变介质层所形成的台阶部位，并且这一台阶部位处于存储元件的中心位置。并且台阶部位的高阻值的存储介质膜厚减小，可以减小形成导电细丝的初始击穿电压。并且导电细丝产生的部位固定，可以减小存储元件之间的初始击穿电压的偏差。当存储元件的尺寸缩小时，中心部位受到边缘的影响很小，可以减小不同存储元件之间电阻值的偏差，可提高可靠性，能够实现存储装置的细微化、大容量化。

可以发现，已经提出的非易失性存储元件的结构设计，基本上是通过固定导电细丝发生的位置来减小写操作电压及写操作电压的偏差，实现存储装置的细微化、大容量化。

发明内容

本发明的目的在于，提供了一种具有新的存储元件结构的非易失性存储元件。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种非易失性存储元件，其包括：

第一电极和第二电极，以及置于第一电极和第二电极之间的存储介质层。其中第一电极是倒锥形，其锥角为α，60°≤α≤80°。存储介质层，包括第一部分、第二部分和第三部分，其中所述第一部分贴附在倒锥状第一电极的外侧面上，所述第二部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的下端连接并形成第一夹角，所述第三部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的上端连接并形成第二夹角；

第二电极形成在存储介质外侧，环绕包围存储介质层。第一电极和第二电极由存储介质层隔离开来。

在之前所述的实施例中，所述存储介质层可以是可变电阻材料，包括如金属氧化物可变电阻材料，例如选自AlOx,WOx,TaOx,SiO2，HfOx,TiOx,GeSbyTex等材料。

在之前所述实施例中，所述第一电极材料可以由选自Pt,Ag,Cu,TaN,TiN,Al,W或其合金中的一种材料形成。

在之前所述实施例中，所述第二电极材料可以由选自Pt,Ag,Cu,TaN,TiN,Al,W或其合金中的一种材料形成。

按照本发明的一方面，提供一种非易失性存储元件的制造方法，其包括：

在第一介质层中形成倒锥状第一电极；

对第一介质层选择性刻蚀以使所述倒锥状第一电极的较大的上端部分外露形成柱台结构；淀积保形覆盖于该柱台结构和第一介质层上的存储介质层，从而使存储介质层至少包括贴附在倒锥状第一电极的外侧面上的第一部分、与所述倒锥状第一电极的外侧面非平行设置的第二部分和第三部分，所述第一部分与所述第一部分的下端连接并形成第一夹角，所述第一部分与所述第三部分的上端连接并形成第二夹角；在所述存储介质层的第一夹角和第二夹角上形成第二电极。

淀积第二电极材料层；对第二电极材料层构图刻蚀保留贴附在倒锥状第一电极的外侧面上的第一部分、形成在所述第一介质层的上表面的第二部分和形成在所述倒锥状第一电极的上表面上第三部分。

该制造方法与CMOS电路的后端结构制备工艺相集成；

其中，所述第一介质层为金属层间介质层，所述倒锥状第一电极为用于连接互连线层的金属通孔结构，所述第二电极为该互连线层的一部分。

本发明的非易失性存储元件通过在第一电极和第二电极之间形成存储介质层的夹角结构，编程电压得到降低且均匀，且制造简单、成本低，并且方便与标准CMOS工艺兼容。

附图说明

从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完整清楚，其中，相同或相似的要素采用相同的标号表示。

图1是按照本发明一实施例的非易失性存储元件的结构的剖视图。

图2A是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟仿真所采用的简化结构。

图2B是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟仿真所采用的简化参数。

图3是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图4A是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图4B是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图5A是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图5B是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图6A是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图6B是按照本发明一实施例的非易失性存储元件的结构的电场聚集效果的模拟结果。

图7是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图8是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图9是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图10是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图11是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图12是按照本发明一实施例的非易失性存储元件的结构的制造方法的工序的剖视图。

图13是现有的一非易失性存储元件剖视图。

图14是现有的又一非易失性存储元件剖视图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。

下面的描述中，为描述的清楚和简明，并没有对图中所示的所有多个部件进行详细描述。附图中示出了多个部件为本领域普通技术人员提供本发明的完全能够实现的公开内容。对于本领域技术人员来说，许多部件的操作都是熟悉而且明显的。

图1表示通过该实验制作的一个非易失性存储元件200的截面。非易失性存储元件200是在第一介质层20中嵌入第一电极21、存储介质层22、第二电极23构成，之后在其上形成下一层金属互连线26、金属互连通孔27。参照图1，第一电极21的形状为倒锥形，锥角由工艺制备条件决定，可以形成60°到80°之间的夹角。第一电极可以是Pt,Ag,Cu,TaN,TiN,Al,W等金属中的一种或几种的合金。存储介质层22分为三个部分，分别为贴附在第一电极21倒锥状外侧面的第一部分22a、淀积在第一电极21倒锥状上底面的第二部分22b、以及与第一电极21倒锥状外侧面非平行的第三部分22c。存储介质材料22可以是电阻变化类型的材料，例如氧化铝(AlOx),氧化钨(WOx),氧化铪(HfOx),氧化钽(TaOx),氧化钛(TiOx),氧化硅(SiO2),氧化锌(ZnOx),氧化镍(NiOx)中的一种材料或几种材料的组合。22a和22b的材料成分是相同的，沉积存储介质材料22时采用的工艺淀积方式具有保形性覆盖特点，22a、22b和22c部分的厚度是相同的。其中22a与22b构成了第一夹角24,22a与22c构成了第二夹角28。第一电极21的材料因存储介质的不同而有所选择。例如，当存储介质22是AlOx时，第一电极21可以采用TaN、TiN、Al、W等金属；而当存储介质22为SiO2时，第一电极21可以采用Ag、Cu等活波金属。存储介质22的材料也可以是锗锑碲合金(GeSbyTex)相变材料。当存储介质22为GST相变材料时，第一电极金属可以选择TiN、W、TiAlN、TiW等材料。存储介质22的厚度也因材料的不同而可以选择不同厚度值。特别的，对于电阻变化存储材料而言，存储介质22的厚度在10nm到100nm之间。第二电极23淀积在22a的外侧和22b以及22c的上方。第二电极23选自Pt,Ag,Cu,TaN,TiN,Al,W等金属的一种或者几种的合金。第二电极23的厚度无特殊要求，最少大于10nm。第二电极的上方为互连金属26。互连金属26可以与第二电极材料相同也可以不同。对于Al互连体系，互连金属26可以是Al。对于Cu互连体系，互连金属26可以是Cu。在互连金属26的上方为第(N+1)层金属互连通孔27。上述所有金属都是通过第一介质20来进行隔离。第一介质20是层间绝缘介质，例如由等离子TEOS、或者对于布线间的寄生电容的降低有效的含氟氧化物(例如FSG)或者low-k材料构成。

通过做成如图1所示的结构，当第一电极21和第二电极23分别施加偏置编程信号时，存储介质层22中的电场强度的分布是非均匀的。在夹角24位置及夹角28位置处，将会有电场聚集效果。对于电阻变化存储材料而言，导电细丝会在电场强度最大的位置形成。对于相变存储器而言，由于此处的尖角结构，电流密度最大，加热效果显著，因此可以降低相变存储器的写编程电压。

为了验证电场强度在尖角位置处的聚集效果，图2～图6是采用COMSOL多物理场模拟软件对该非易失性存储元件进行静电场环境下的电场强度分布计算。对于该非易失性存储元件200而言，第一电极21为倒锥形状，存储介质22和第二电极23均匀环绕淀积在倒锥状结构的外侧面及上底面及周围区域。因此整个结构为旋转轴对称结构。选择一个剖面进行电场强度的模拟，这个平面上的模拟结果在立体结构中可以推广开来。

图2A是非易失性存储元件200的剖面简化示意图，将第一电极设置为下电极，下电极接地；将第二电极设置为上电极，上电极施加偏置编程信号。图2B是在COMSOL软件中对图2A所示的结构的几何划分图，其横坐标和纵坐标的单位均为纳米。其中将存储介质22的厚度设置为30nm，这对于电阻变化型的存储介质而言是合理的，将存储介质22的相对介电常数设置为6.0，这对于几种广泛研究的电阻变化存储材料，如AlOx、TaOx材料而言，也是合理。图2B中坐标为(0,0)，(200,0)，(0,548.4)，(400,548.4)的这四个点形成的梯形为第一电极区域，该直角梯形的非直角锐角的值为70°。该直角梯形的外侧区域为存储介质层，厚度为30nm，存储介质层的外侧为第二电极区域，在图2B中是一个6边形，该6边形的6个顶点坐标分别为(0,578.4)，(0,700)，(600,700)，(600,428.4)，(386.4,428.4)，(440.9,578.4)。第一电极区域与第二电极区域中间夹着的区域为存储介质区域。夹角24和28设置为70°，这对工艺制造而言，也是合理的。在进行电场模拟计算时，其中上电极施加编程电压5V，下电极接地，设置为0V。这一电压的设置对于电阻变化类型的非易失性存储元件而言，是合理的。

图3显示了静电场模拟的结果。其中电场强度在存储介质22中的分布是不均匀的。我们存储介质22c和22a所在的区域称之为三明治结构部分，将夹角24所在的位置称之为下尖角结构部分，将夹角28所在的位置称之为上尖角结构部分。对于简化的平面结构而言，尖角处的面积近似于点，此处电场强度趋近于无穷大。同样对于简化的立体结构而言，尖角处位置的面积近似于线，此处电场强度也趋近于无穷大。但对于实际中制造的器件而言，尖角处是有实际面积的，并且此处的面积较存储介质中其他部位的面积小。如图3所示，在三明治结构处，电场强度分布均匀。在上尖角28和下尖角24位置处，电场强度急剧增大，在图中表示为灰度值在上尖角28和下尖角24位置处变大，如图中坐标为(400,548.4)和(386.4,428.4)处所示，这两点周围的颜色比其他位置的颜色深。。为了进一步分析三明治结构处及两个尖角24和28位置处的电场强度变化，我们进行了更进一步的分析，如图4、图5和图6所示。

图4显示了三明治位置处的电场强度模拟结果。图4A显示了我们截取图2B中的纵坐标值为563.4nm的位置进行电场强度计算，如图4A中的灰色直线所示。图4B显示了图4A所选择的灰色直线位置处的电场强度分布。结果显示，在存储介质层22中的三明治位置处，电场强度均匀分布，值大约为1.7*10⁸V/m，到靠近上电极时，电场强度急剧减小。

图5显示了上尖角28位置处的电场强度模拟结果。图5A显示了我们截取图2B中的纵坐标值为548.4nm的位置进行电场强度计算，如图5A中的灰色直线所示。图5B显示了图5A所选择的灰色直线位置处的电场强度分布。结果显示，在存储介质层22中，电场强度的分布非线性，在三明治结构处的靠近下电极位置，电场强度为1.7*10⁸V/m，保持不变。在靠近尖角位置处时，电场强度急剧增大，在靠近上电极位置处出现极大值，之后急剧减小为0。在简化情况下极大值位置处电场强度为无穷大，虽然这对于实际情况不适用，但仍可以看出电场逐渐增大的变化过程。于是我们得出结论，在上尖角28位置处，相比于该非易失性存储元件200的存储介质22中的其他位置，电场强度变大，起到了聚集的效果。

图6显示了下尖角24位置处的电场强度模拟结果。图6A显示了我们截取图2B中的纵坐标值为386.4nm的位置进行电场强度计算，如图6A中的灰色直线所示。图6B显示了图6A所选择的灰色直线位置处的电场强度分布。结果显示，在存储介质层22中，电场强度的分布非线性。在靠近尖角位置处时，电场强度急剧增大，在靠近上电极位置处出现极大值，之后急剧减小为0。在简化情况下极大值位置处电场强度为无穷大，虽然这对于实际情况不适用，但仍可以看出电场逐渐增大的变化过程。于是我们得出结论，在下尖角24位置处，相比于该非易失性存储元件200的存储介质中的其他位置，电场强度变大，起到了聚集的效果。

以下，参照附图对本发明所提出的非易失性存储元件的制造方法进行说明。

图7至图12是表示本发明的非易失性存储元件200的主要部分的制造方法剖视图，该制造方法与标准CMOS逻辑制造工艺兼容。

首先，如图7所示，31是截断示意图标，31的左侧为存储阵列部分，31的右侧为逻辑部分。对于逻辑部分而言，金属通孔30可以是与底层晶体管连接的接触金属，也可以是连接第N层和第(N+1)层金属互连线的通孔金属。对于存储阵列而言，21是第一电极。金属通孔30和第一电极20的外围为第一介质20，第一介质20是层间绝缘介质，例如由等离子TEOS、或者对于布线间的寄生电容的降低有效的含氟氧化物(例如FSG)或者low-k材料构成。

首先针对存储器部分进行介绍。第一电极21的制造过程是，先沉积一层绝缘介质层20，在绝缘介质层20上用光刻的方法刻蚀出第一电极21的孔洞，这一刻蚀采用干法刻蚀。采用一定的工艺条件，使得刻蚀出的孔洞为倒锥形，并且上底面的面积大于下底面面积。之后采用溅射或其他沉积方法填充第一电极21金属材料，填充完毕后，采用化学机械抛光方法进行抛光处理，得到如图7所示的结构。针对逻辑部分，其接触金属30的制备方法与存储器部分的第一电极21的制备方法基本类似，但对接触金属30的形状无特殊要求。

接着，如图8所示，采用一块掩模板，用光刻胶25将逻辑部分遮挡，而只将31左侧的存储阵列部分进行湿法刻蚀。将整个硅片置于DHF溶液或者BHF溶液中，刻蚀掉一定厚度的绝缘介质20。刻蚀厚度取决于非易失性存储元件的存储介质层22的厚度，并且要保证一定厚度的第二电极23的厚度。例如若要求第二电极23的厚度最小为20nm，而存储介质层22的厚度为20nm，那么采用湿法刻蚀掉的厚度要保证大于40nm。通过该步骤之后得到的结构如图8所示，第一电极21的倒锥状会有一部分具有特定厚度的圆台暴露在第一介质层20的外侧。

接着，如图9所示，沉积存储介质层22。存储介质层22的沉积方法因存储介质不同而各异，例如采用溅射方法、原子层沉积技术等多种方法。本发明的非易失存储元件要求其存储介质层22的沉积技术，必须要保证存储介质层22的覆盖具有良好的保形性。即每一位置处的覆盖厚度均匀。

接着，如图10所示，在淀积完存储介质22之后，淀积第二电极23金属材料，沉积的厚度覆盖第一电极21的上表面之后至少有20nm的厚度余量。之后采用化学机械抛光的方法将硅片抛光，存储介质层22c的上方至少有10nm厚的第二电极23金属层。对于逻辑部分，去除第二电极23和存储介质层22，采用化学机械抛光方法，配合使用干法刻蚀，直至漏出第一电极21的上表面及第一介质层20。不能有第二电极23和存储介质22的残留。得到如图10所示的结构。

接着，如图11所示，对于31左侧的存储阵列部分，先用干法刻蚀定义存储单元，将不同的存储单元之间进行隔离刻蚀。存储单元的大小也在这一步骤中进行定义。此步骤需要采用掩模板及进行光刻工艺。单个存储单元必须包含第一电极21、存储介质层22以及第二电极23，所述单个存储单元所包含的第一电极的尺寸可以是第一电极的完整的横截面，也可以是第一电极的部分横截面；所述存储单元所包含的存储介质层22可以包含第一电极整个外侧面的22a和部分22b以及整个22c，也可以是包含第一电极的部分外侧面的22a和部分22b以及部分22c；所述存储单元包含的第二电极23的面积可以覆盖第一电极的整个外侧面，也可以覆盖部分第一电极的外侧面。所述存储单元的横截面形状可以是圆形也可以是方形。在将所定义的存储单元的区域的以外区域刻蚀掉之后，淀积第一介质层20。淀积的第一介质层20的厚度要大于以下两个尺寸之和。第一个尺寸是上一步刻蚀所产生的孔洞的深度；第二个尺寸是下一层金属互连线26的高度。淀积第一介质层20完毕之后，对整个硅片采用化学机械抛光方法进行抛光，得到如图11所示的结构。

接着如图12所示。进行第N层金属互连线沉积和定义,以及形成第(N+1)层金属通孔。以铜互连制造工艺为例进行说明，在上一步的第一介质层20上进行光刻，刻蚀出第N层金属互连线的形状后，采用电镀法沉积Cu互连线26。沉积完毕之后，进行抛光处理。之后沉积第一介质层20，厚度应大于第(N+1)层金属通孔的高度，之后采用光刻工艺进行第(N+1)层金属通孔及第(N+1)层金属互连线的定义刻蚀，刻蚀完毕后，采用电镀法沉积Cu金属，之后采用化学机械抛光法进行抛光处理。至此，非易失性存储元件200与标准逻辑工艺的兼容制造流程已经完毕。之后的逻辑部分与存储阵列部分的制造流程完全相同。形成图12的结构也可使用铝互连体系的互连制造方法。

本发明实施例的非易失性存储元件中，存储介质层可以环形包围在倒锥形第一电极的侧面和上底面，并且第一电极与第二电极之间会自然形成两个尖角结构。当第一和第二电极分别施加编程电压时，存储介质层中靠近两个电极的两个尖角处的电场强度相较于三明治结构处的电场强度大很多。尖角结构的存在使得该处电场强度聚集，导电通路在此处形成，可以固定电阻变化发生的位置，并且可以降低存储单元的操作电压，有利于细微化和大容量化。

以上例子主要说明了本发明的非易失性存储元件的结构及制造方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

符号说明：

200：本发明提出的非易失性存储元件；

20,104：第一介质层；

21,107：第一电极金属层；

22a,22b,22c：存储介质层；

23,105：第二电极金属层；

24：第一夹角；

25：光刻胶；

26：第1层金属布线层或第N层金属布线层；

27：逻辑部分的第1个金属通孔或第(N+1)个金属通孔；

28：第二夹角；

30：逻辑部分的接触金属或第N个通孔金属；

31：截断示意图标；

100，10：电阻变化元件；

101：衬底；

102：密接层；

103：导电层；

106：电阻变化层。

Claims (14)

1.一种非易失性存储元件，包括：

倒锥状第一电极；

存储介质层，其包括第一部分、第二部分和第三部分，其中所述第一部分贴附在倒锥状第一电极的外侧面上，所述第二部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的下端连接并形成第一夹角，所述第三部分与所述倒锥状第一电极的外侧面非平行设置以至于与所述第一部分的上端连接并形成第二夹角；

第二电极，其形成在所述存储介质层的第一夹角和第二夹角上。

2.如权利要求1所述的非易失性存储元件，其特征在于，所述存储介质层选自氧化铝(AlOx),氧化钨(WOx),氧化铪(HfOx),氧化钽(TaOx),氧化钛(TiOx),氧化硅(SiO2),氧化锌(ZnOx),氧化镍(NiOx),锗锑碲合金(GeSbyTex)中的一种材料或几种材料的组合。

3.如权利要求1所述的非易失性存储元件，其特征在于，所述非易失性存储元件为电阻随机存取存储，所述存储介质层为阻变存储介质层，其中，所述阻变存储介质层被配置为在所述第一电极和所述二电极之间偏置编程信号时、在对应所述存储介质层的第一夹角和/或第二夹角处大致定位形成用于存储编程的导电细丝。

4.如权利要求1所述的非易失性存储元件，其中所述第一电极选自由Pt,Ag,Cu,TaN,TiN,Al,W或者其中合金中的一种材料形成。

5.如权利要求1所述的非易失性存储元件，其中所述第二电极选自由Pt,Ag,Cu,TaN,TiN,Al,W或者其中合金中的一种材料形成。

6.根据权利要求1的非易失性存储元件，其中，所述倒锥状第一电极形成在第一介质层中并且倒锥状第一电极的较大的上端部分外露形成柱台结构，所述第一部分、第二部分和第三部分通过保形覆盖于该柱台结构上形成，其中第一部分包围所述第一电极的上端部分的外侧面，所述第二部分形成在所述第一介质层的上表面，所述第三部分形成在所述倒锥状第一电极的上表面上。

7.根据权利要求6的非易失性存储元件，其中，通过设置所述倒锥状第一电极的锥角大小来设置所述第一夹角和/或第二夹角的角度大小。

8.根据权利要求1或7的非易失性存储元件，其中，所述夹角的角度大于或等于60°且小于或等于80°。

9.如权利要求1的非易失性存储元件，其中所述存储介质层的厚度大于或等于10nm且小于或等于100nm。

10.如权利要求1的非易失性存储元件，其中所述非易失性存储元件被集成设置CMOS电路的后端结构中。

11.如权利要求10的非易失性存储元件，其中所述倒锥状第一电极为用于连接互连线层的金属通孔结构，所述第二电极为该互连线层。

12.一种非易失性存储元件的制造方法，其特征在于，包括：

在第一介质层中形成倒锥状第一电极；

对所述第一介质层选择刻蚀以使所述倒锥状第一电极的较大的上端部分外露形成柱台结构；

淀积保形覆盖于该柱台结构和第一介质层上的存储介质层，从而使所述存储介质层至少包括贴附在倒锥状第一电极的外侧面上的第一部分、与所述倒锥状第一电极的外侧面非平行设置的第二部分和第三部分，所述第一部分与所述第一部分的下端连接并形成第一夹角，所述第一部分与所述第三部分的上端连接并形成第二夹角；在所述存储介质层的第一夹角和第二夹角上形成第二电极。

13.如权利要求12所述的制造方法，其特征在于，在形成所述第二电极的步骤中，包括：

淀积第二电极材料层；

对所述第二电极材料层构图刻蚀保留贴附在倒锥状第一电极的外侧面上的第一部分、形成在所述第一介质层的上表面的第二部分和形成在所述倒锥状第一电极的上表面上第三部分。

14.如权利要求12所述的制造方法，其特征在于，所述制造方法与CMOS电路的后端结构制备工艺相集成；

其中，所述第一介质层为金属层间介质层，所述倒锥状第一电极为用于连接互连线层的金属通孔结构，所述第二电极为该互连线层。