[go: up one dir, main page]

CN106298502B - 一种利用等离子体对多层材料刻蚀的方法 - Google Patents

一种利用等离子体对多层材料刻蚀的方法 Download PDF

Info

Publication number
CN106298502B
CN106298502B CN201510253429.6A CN201510253429A CN106298502B CN 106298502 B CN106298502 B CN 106298502B CN 201510253429 A CN201510253429 A CN 201510253429A CN 106298502 B CN106298502 B CN 106298502B
Authority
CN
China
Prior art keywords
etching
material layer
layer
etching gas
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510253429.6A
Other languages
English (en)
Other versions
CN106298502A (zh
Inventor
孙超
苏兴才
吴紫阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Medium And Micro Semiconductor Equipment (shanghai) Co Ltd
Original Assignee
Medium And Micro Semiconductor Equipment (shanghai) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Medium And Micro Semiconductor Equipment (shanghai) Co Ltd filed Critical Medium And Micro Semiconductor Equipment (shanghai) Co Ltd
Priority to CN201510253429.6A priority Critical patent/CN106298502B/zh
Priority to TW105114705A priority patent/TWI631619B/zh
Publication of CN106298502A publication Critical patent/CN106298502A/zh
Application granted granted Critical
Publication of CN106298502B publication Critical patent/CN106298502B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10P50/283
    • H10P50/73

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种利用等离子体对多层材料层进行刻蚀的方法,所述多层材料层包括交替层叠的第一材料层和第二材料层,所述刻蚀方法包括:执行主刻蚀步骤,同时通入包括第一刻蚀气体和第二刻蚀气体到反应腔内对多层材料层进行刻蚀,直到刻蚀形成的通孔达到第一深度切换进入中间处理步骤;执行中间处理步骤,通入第一刻蚀气体或第二刻蚀气体之一的刻蚀气体到反应腔内对多层材料层刻蚀以修正通孔底部形貌,完成对通孔底部形貌修正后再次执行主刻蚀步骤;其中第一刻蚀气体对第一材料层和第二材料层刻蚀选择比大于5。

Description

一种利用等离子体对多层材料刻蚀的方法
技术领域
本发明涉及等离子刻蚀领域,尤其涉及一种对氧化硅和氮化硅交替层叠形成的多层材料层进行深孔刻蚀的刻蚀方法。
背景技术
半导体器件的精密加工如刻蚀通常采用等离子刻蚀的方法,刻蚀过程中需要将待加工的基片放置入真空等离子反应腔,随后通入反应气体,同时将高频(13.56/27/60MHz)射频电源产生的射频功率馈入等离子反应腔上下电极间以产生足够浓度的等离子体,为了控制带电离子垂直入射到基片的能量还需要施加一个低频(2MHz)的射频功率到反应腔内的下电极。在刻蚀过程中反应气体会与下方未被掩膜层覆盖的待刻蚀材料反应形成向下延伸的通孔,同时反应气体中的聚合物成分会在通孔的侧壁形成足够厚的聚合物层保护侧壁,使其不会被反应气体沿水平方向刻蚀。通孔底部的聚合物层会被垂直入射的带电离子轰击,所以无法形成对底部待刻蚀材料的覆盖,反应气体得以继续向下刻蚀,最终形成具有方向性的垂直通孔。随着信息技术的发展各种海量信息需要廉价而可靠的存储器存储,其中垂直排布的三维立体VNAND存储器现在日益成为这种大规模低成本存储器的主要选择。如图1a所示,VNAND器件在生产制造过程中首先需要在基片100上交替沉积多层氧化硅101和氮化硅材料层103,再在这些交替结构上形成具有刻蚀图形的掩膜材料层105,这种交替的双层结构现在已经达到24层到48层的双层结构,今后为了提高存储能力有可能进一步增加层数到54层或者72层。这种多层交替的结构可以达到2.4微米厚度以上。由于待刻蚀材料层是双材料交替相叠的,刻蚀过程中需要通入的反应气体也需要选择能够刻蚀两种材料层。现有刻蚀参数典型可以选择:C4F6(30sccm)和C4F8(30sccm)、Ar(100sccm)、CH2F2(50sccm)、O2(60sccm),刻蚀持续时间约300秒。其中C4F8和C4F6对氧化硅刻蚀速度较快对氮化硅刻蚀速度较慢,CH2F2对氮化硅刻蚀较快而对氧化硅刻蚀较慢,Ar气体可以作为向下轰击刻蚀孔底部的气体分子。刻蚀完成后形成的通孔102会被填充入导体材料以作为引出电极,这些电极最后会与外部的数据电路连接,以实现对VNAND存储器的读写操作。
上述气体成分在刻蚀交替层叠的氧化硅层101和氮化硅103过程中,在通孔102深度不大时能够保证通孔垂直向下延伸,但是当通孔102向下刻蚀达到一定深度时(如1um-2um深度),带正电的粒子不断向下轰击到达底部,由于SiO和SiN都是绝缘材料所以这些正电荷无法被导走,同时带负电荷的粒子无法到达通孔102底部中和底部正电荷,所以通孔102侧壁会产生电荷积累。反应气体中大量的聚合物气体会在通孔侧壁形成保护层,而这些保护层由于厚度不均会导致侧壁上聚集的电荷不均匀,这些不均匀分布的正电荷会使向下入射的正电粒子在长距离飞行中方向发生偏移,进一步地刻蚀孔102的刻蚀方向也会发生偏移。如图1a所示当左侧正电荷多于右侧正电荷时Ar+粒子会向右偏移,通孔102底部开始出现不对称刻蚀,通孔底部左侧侧壁由于被刻蚀掉的材料较少开始向右延伸,右侧偏移还不明显。但是如果电荷积累问题始终得不到解决这些不对称分布的电荷会使得通孔102的扭曲程度加剧,最终形成如图1b所示的弯孔。在后续的导电材料填充步骤中,这种具有弯曲形貌的通孔使得导电材料无法进入下方的弯曲孔中,这会导致最终电极无法形成,存储器件也失效。
为了解决上述问题,现有技术提出很多方法比如脉冲射频电场、脉冲式流入的气体等来解决电荷不均匀分布以及中和底部正电荷的问题,但是由于通孔的深度很大以及刻蚀材料属性的限制现有方法只能一定程度上减缓扭曲的程度无法彻底解决这一问题。
发明内容
本发明解决的是两种交替层叠的绝缘材料层在深孔刻蚀过程中通孔方向偏移的问题,本发明提出一种利用等离子体对多层材料层进行刻蚀的方法,所述多层材料层包括多层交替层叠的第一材料层和第二材料层,所述刻蚀方法包括:放置待刻蚀基片到反应腔,所述基片上方包括所述多层材料层,多层材料层上方包括具有刻蚀图形的掩膜层;执行主刻蚀步骤,同时通入包括第一刻蚀气体和第二刻蚀气体到反应腔内对多层材料层进行刻蚀,直到刻蚀形成的通孔达到第一深度D时切换进入中间处理步骤;执行中间处理步骤,通入第一刻蚀气体或第二刻蚀气体之一的刻蚀气体到反应腔内对多层材料层刻蚀以修正通孔底部形貌,完成对通孔底部形貌修正后再次执行主刻蚀步骤;其中第一刻蚀气体对第一材料层和第二材料层刻蚀选择比大于5,第二刻蚀气体对第二材料层和第一材料层的刻蚀选择比大于5。在执行上述中间处理步骤中还可以选择:通入第一刻蚀气体到反应腔内对多层材料层刻蚀以修正通孔底部形貌,在完成通孔底部的部分形貌修正后,停止通入第一刻蚀气体,通入第二刻蚀气体到反应腔内,完成对通孔底部形貌修正后再次执行主刻蚀步骤;
其中再次执行主刻蚀步骤使得通孔深度第二次向下延伸达到2D后需要再次执行中间处理步骤。以防止再次发生通孔偏移现象。所述中间处理步骤时间小于40秒,所述多次执行的主刻蚀步骤时间长度大于200秒,中间处理步骤所耗时间不会明显延长整体处理时间。
其中第一刻蚀气体对第一材料层和第二材料层的刻蚀选择比大于8,同时第二刻蚀气体对第二材料层和第一材料层的刻蚀选择比也大于8。
其中第一材料层是氧化硅材料层,第二材料层是氮化硅材料层,第一刻蚀气体包括氟碳化合物,第二刻蚀气体包括氟碳氢化合物,其中氟碳化合物包括C4F8和C4F6,氟碳氢化合物为CH2F2。
其中多层材料层包括的第一和第二材料层的层数大于48层,所述多层材料层的厚度大于3微米。
其中所述第一深度D小于2微米,最佳的第一深度D可以选择大于1.5微米小于2微米。
附图说明
图1a、1b是现有技术交替层叠的多层材料层在刻蚀中形成扭曲通孔的过程示意图;
图2a是本发明第二实施例刻蚀过程中通孔侧壁形貌变化示意图,其中2b是通孔底部局部放大示意图;
图3是本发明完成中间处理步骤后通孔侧壁形貌示意图。
具体实施方式
本发明要解决是两种交替层叠的绝缘材料层在深孔刻蚀过程中通孔方向偏移的问题。本发明刻蚀的基片上沉积有交替层叠的多层绝缘材料层,绝缘材料层上方还包括掩膜层,掩膜层上形成有图形用于作为掩膜向下刻蚀通孔。待刻蚀基片被放入反应腔,通入刻蚀气体,同时向反应腔内的电极施加高频射频功率(60Mhz,功率大于400W)和很高的偏置射频功率(2Mhz,功率5K~10KW)以对基片进行刻蚀。
本发明提出了一种利用等离子体对多层材料刻蚀的方法,在刻蚀的初始阶段进行主刻蚀步骤,主刻蚀步骤中采用与现有技术相同的主刻蚀气体,主刻蚀气体包括分别适于刻蚀氧化硅的第一刻蚀气体和用于刻蚀氮化硅的第二刻蚀气体以及氧气、氩气等辅助气体。上述反应气体持续向下刻蚀形成一定深度的通孔,刻蚀孔开始出现或者预测到即将如图1a所示的偏移现象时停止主刻蚀气体的通入,进入中间处理步骤。刻蚀通孔102出现侧壁形貌扭曲的深度受刻蚀气体成分和射频功率、气压等具体参数影响。根据发明人测试在连续刻蚀交替层叠的多层材料层达到1.5-2um左右深度时能够明显的检测到侧壁扭曲,所以可以根据这一深度数据选择停止执行主刻蚀步骤进入中间处理步骤的时间点,不同的主刻蚀步骤处理工艺可以进行预先测试,检测会发生侧壁形貌扭曲的深度并记录数据,在正式刻蚀时优化选择切换上述不同刻蚀步骤的时间点。
本发明提出的第一实施例,在中间处理步骤中通入的刻蚀气体选择的第一刻蚀气体对氧化硅与氮化硅刻蚀速度具有很高选择比,比如大于5,最佳的需要大于8,也就是刻蚀氧化硅的速度是刻蚀氮化硅速度的8倍以上。示例性的如C4F6(30sccm)、C4F8(30sccm),同时还需要通入其它辅助气体如Ar(100sccm)以及O2(45sccm),这个中间处理气体中只对氧化硅的刻蚀速度很快,对氮化硅则无法快速刻蚀。上述第一刻蚀气体也可以是C4F6、C3F8、C5F8等其它氟碳化合物气体,这些气体均能实现对氧化硅材料层的快速刻蚀同时相对氮化硅具有很高的选择比。中间处理气体相对第一步中的主刻蚀气体主要区别在于大幅减少甚至停止通入了主要用于氮化硅的第二刻蚀气体典型的如CH2F2,此外CHF、CH3F等各种碳氢氟的化合物气体均能实现本发明目的。以图1a为例,当最初出现刻蚀孔侧壁倾斜时通孔底部位于材料层101(SiO2)上,此时由于通孔102底部以上的侧壁区域已经被前期刻蚀过程中形成的聚合物完整保护,所以只有底部仍会被刻蚀。中间处理气体中的第一刻蚀气体会对101材料层快速刻蚀,而且由于少了第二刻蚀气体产生的聚合物,底部新刻蚀形成的通孔侧壁保护层会弱于上方的侧壁,所以等向性(isotropic)刻蚀会比较明显,而左侧的倾斜侧壁刻蚀区域表面积大于右侧垂直侧壁刻蚀区域,所以图中左侧的侧壁底部倾斜部分会向左侧收缩,而右侧只是少量的横向刻蚀,最终使得整个通孔扭曲的部分会被矫正。由于侧壁形貌被矫正,侧壁中积累的电荷分布也能被部分改善,有利于下一步刻蚀中保持刻蚀通孔102垂直向下延伸的方向性。
当上述中间处理步骤继续向下刻蚀,使得通孔102延伸到达102材料层时,由于中间处理气体的高选择性,向下刻蚀的反应速度会显著下降。在102材料层中向下刻蚀的作用主要是由向下轰击的带电粒子以及部分第一刻蚀气体的低速刻蚀组合而成的,所以等向性刻蚀不再明显,上方101材料层被矫正后的侧壁,通孔102的形貌不会被再次恶化向侧壁方向过度刻蚀。最终在中间处理步骤完成时会得到如图3所示的垂直的侧壁。
中间处理步骤执行时间可以根据需要优化选择,在很短的时间内如10-40秒内,较佳的如30秒内就能够完成对侧壁通孔形貌的矫正。在完成中间处理步骤后再次进入主刻蚀步骤,重新通入主刻蚀气体继续向下快速刻蚀直到达到目标深度。如果再次向下执行主刻蚀步骤的过程中需要刻蚀的深度仍然大于1.5-2um,则还要再次执行本发明定义的中间处理步骤和后续的主刻蚀步骤,直到达到目标深度。
本发明在主刻蚀步骤停止时大部分只会有一层材料层的侧壁开始出现倾斜,但是少部分情况会出现倾斜侧壁连续在通孔的上下两层材料层101、103中出现,具体结构请参考图2a。为解决这一问题本发明提出第二实施例,在进入中间处理步骤之后上层的101材料层侧壁上的倾斜部分先被第一刻蚀气体刻蚀掉,暴露出原先覆盖在101材料层倾斜部分下方的位于103材料层中的倾斜部分,通孔底部结构的局部放大图如图2b所示的,通孔底部左侧会出现一个台阶状的凸起部以及与凸起部相连的倾斜部。此时中间处理气体中的主要反应气体即第一刻蚀气体不能有效刻蚀下方103材料层,向下刻蚀主要依靠带电粒子的向下轰击。由于台阶状的凸起部会成为电界集中区,类似于尖端放电现象,入射的带电粒子会集中向尖端区域飞去进行物理轰击,经过一定时间的刻蚀能够将侧壁上的倾斜部和凸起部刻蚀掉,但是所耗时间相对第一实施例中较久。当然也可以在完成对上方101材料层侧壁倾斜部的刻蚀后,在进行103材料层侧壁倾斜部刻蚀时,将中间处理气体中的第一刻蚀气体替换为第二刻蚀气体,此时其作用原理与前述第一实施例中刻蚀101材料层侧壁倾斜部的原理一样,但是反应速度相对较快。同样的,在完成上述中间处理步骤后回到主刻蚀步骤继续向下刻蚀直到达到目标深度。或者中间处理步骤中先单独通入第二刻蚀气体,执行一定时间的刻蚀后在切换为单独通入第一刻蚀气体,只是刻蚀材料层的顺序不同,都能修正两种材料层上的侧壁形貌扭曲,也能实现本发明的目的。
本发明在中间处理步骤中的中间处理气体除了可以是第一刻蚀气体外,也可以包含少量第二刻蚀气体或者其它刻蚀气体,但是中间处理气体成分的选择需要使得第一刻蚀气体刻蚀第一材料层和第二材料层时具有足够的选择比,这个选择比至少要大于5,最佳的需要大于8。当然在中间处理过程中也可以只通入第二刻蚀气体,同时不通入或者少通入第一刻蚀气体,这样也能实现本发明目的,实现对刻蚀通孔形貌的矫正。本发明中相对现有技术添加中间处理步骤刻蚀用时小于40秒,典型的只有30秒不到,而整体的主刻蚀步骤耗时通常大于200秒,大部分工艺需要300秒以上。所以中间处理步骤的耗时相对于整个刻蚀步骤的时长大于等于300秒来说额外增加的时间很短,但是对形貌改善的效果很明显,而且不需要额外的气体和其它硬件改动,所以能够在增加成本很小的情况下显著提高刻蚀质量。
由于现有技术在刻蚀中所选用的第一刻蚀气体和第二刻蚀气体都是富含聚合物成分的气体,所以极易在侧壁上形成聚合物保护层,但是聚合物保护层会随着刻蚀通孔的深入向下,也会积累的越来越厚,这会造成通孔直径相应的逐渐缩小,最终刻蚀形成的通孔也会变成上大下小的倒梯形,这对半导体器件的性能造成不利影响。本发明中通过添加中间处理步骤实现对底部侧壁微量的侧向刻蚀,除了能够实现的前述矫正通过侧壁倾斜的功效外,还能同时括大通孔底部直径,抵消聚合物层变厚造成的不利影响,进一步改善通孔形貌。
本发明提出的刻蚀方法包括主刻蚀步骤,在主刻蚀步骤中通入包含第一刻蚀气体和第二刻蚀气体的主刻蚀气体,对交替层叠的第一材料层和第二材料层进行刻蚀,当刻蚀形成的通孔深度达到一定数值(1.5-2um)时切换进入中间处理步骤,在中间处理步骤中选择第一刻蚀气体作为中间处理气体进行刻蚀,执行中间处理步骤一定时间使得通孔底部侧壁倾斜部被消除,其中第一刻蚀气体刻蚀第一材料层的和第二材料层的选择比大于5,第二刻蚀气体刻蚀第二材料层和第一材料层的选择比大于5,最佳的上述选择比需要大于8。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种利用等离子体对多层材料层进行刻蚀的方法,所述多层材料层包括多层交替层叠的第一材料层和第二材料层,所述刻蚀方法包括:
放置待刻蚀基片到反应腔,所述基片上方包括所述多层材料层,多层材料层上方包括具有刻蚀图形的掩膜层;
执行主刻蚀步骤,同时通入包括第一刻蚀气体和第二刻蚀气体到反应腔内对多层材料层进行刻蚀,直到刻蚀形成的通孔达到第一深度D时切换进入中间处理步骤;
执行中间处理步骤,通入第一刻蚀气体或第二刻蚀气体之一的刻蚀气体到反应腔内对多层材料层刻蚀以修正通孔底部形貌,完成对通孔底部形貌修正后再次执行主刻蚀步骤;
其中第一刻蚀气体对第一材料层和第二材料层刻蚀选择比大于5,第二刻蚀气体对第二材料层和第一材料层的刻蚀选择比大于5。
2.如权利要求1所述的刻蚀方法,其特征在于,所述第一刻蚀气体对第一材料层和第二材料层的刻蚀选择比大于8。
3.如权利要求1所述的刻蚀方法,其特征在于,所述第一材料层是氧化硅材料层,第二材料层是氮化硅材料层,第一刻蚀气体包括氟碳化合物,第二刻蚀气体包括氟碳氢化合物。
4.如权利要求3所述的刻蚀方法,其特征在于,所述氟碳化合物包括C4F8和C4F6,氟碳氢化合物包括CH2F2。
5.如权利要求1所述的刻蚀方法,其特征在于,所述多层材料层包括的第一和第二材料层的层数大于24层,所述多层材料层的厚度大于2.4微米。
6.如权利要求1所述刻蚀方法,其特征在于,所述第一深度D小于2微米。
7.如权利要求6所述刻蚀方法,其特征在于,所述第一深度D大于1.5微米小于2微米。
8.如权利要求7所述的刻蚀方法,其特征在于,所述再次执行主刻蚀步骤使得通孔深度第二次向下延伸达到2D后再次执行中间处理步骤。
9.如权利要求1所述的刻蚀方法,其特征在于所述中间处理步骤时间小于40秒,整体主刻蚀步骤时间长度大于200秒。
10.一种利用等离子体对多层材料层进行刻蚀的方法,所述多层材料层包括多层交替层叠的第一材料层和第二材料层,所述刻蚀方法包括:
放置待刻蚀基片到反应腔,所述基片上方包括所述多层材料层,多层材料层上方包括具有刻蚀图形的掩膜层;
执行主刻蚀步骤,同时通入包括第一刻蚀气体和第二刻蚀气体到反应腔内对多层材料层进行刻蚀,直到刻蚀形成的通孔达到第一深度D时切换进入中间处理步骤;
执行中间处理步骤,通入第一刻蚀气体到反应腔内,在完成通孔底部的部分形貌修正后,停止通入第一刻蚀气体,通入第二刻蚀气体到反应腔内,完成对通孔底部形貌修正后再次执行主刻蚀步骤;
其中第一刻蚀气体对第一材料层和第二材料层刻蚀选择比大于5,
第二刻蚀气体对第二材料层和第一材料层的刻蚀选择比大于5。
CN201510253429.6A 2015-05-18 2015-05-18 一种利用等离子体对多层材料刻蚀的方法 Active CN106298502B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510253429.6A CN106298502B (zh) 2015-05-18 2015-05-18 一种利用等离子体对多层材料刻蚀的方法
TW105114705A TWI631619B (zh) 2015-05-18 2016-05-12 利用電漿對多層材料蝕刻的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510253429.6A CN106298502B (zh) 2015-05-18 2015-05-18 一种利用等离子体对多层材料刻蚀的方法

Publications (2)

Publication Number Publication Date
CN106298502A CN106298502A (zh) 2017-01-04
CN106298502B true CN106298502B (zh) 2019-04-09

Family

ID=57632103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510253429.6A Active CN106298502B (zh) 2015-05-18 2015-05-18 一种利用等离子体对多层材料刻蚀的方法

Country Status (2)

Country Link
CN (1) CN106298502B (zh)
TW (1) TWI631619B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381238B2 (en) * 2017-03-03 2019-08-13 Tokyo Electron Limited Process for performing self-limited etching of organic materials
CN107658323B (zh) * 2017-10-25 2019-11-01 武汉新芯集成电路制造有限公司 一种深通孔形成方法
JP6914211B2 (ja) 2018-01-30 2021-08-04 株式会社日立ハイテク プラズマ処理装置及び状態予測装置
JP7158252B2 (ja) * 2018-02-15 2022-10-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
KR102741055B1 (ko) * 2018-02-15 2024-12-10 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
TWI728774B (zh) * 2020-04-09 2021-05-21 健鼎科技股份有限公司 電路板結構的製造方法
US12048154B2 (en) * 2021-06-10 2024-07-23 Macronix International Co., Ltd. Memory device and manufacturing method thereof
CN119725073A (zh) * 2023-09-27 2025-03-28 中微半导体设备(上海)股份有限公司 一种基片刻蚀方法及半导体处理装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911263A (zh) * 2008-01-04 2010-12-08 美光科技公司 蚀刻高纵横比接触的方法
CN102738074A (zh) * 2012-07-05 2012-10-17 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN103400762A (zh) * 2013-08-26 2013-11-20 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN104064446A (zh) * 2013-03-21 2014-09-24 东京毅力科创株式会社 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置
CN104347521A (zh) * 2013-07-31 2015-02-11 东京毅力科创株式会社 半导体器件的制造方法
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396960B2 (en) * 2012-11-01 2016-07-19 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
KR20150099515A (ko) * 2012-12-27 2015-08-31 제온 코포레이션 드라이 에칭 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911263A (zh) * 2008-01-04 2010-12-08 美光科技公司 蚀刻高纵横比接触的方法
CN102738074A (zh) * 2012-07-05 2012-10-17 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN104064446A (zh) * 2013-03-21 2014-09-24 东京毅力科创株式会社 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置
CN104347521A (zh) * 2013-07-31 2015-02-11 东京毅力科创株式会社 半导体器件的制造方法
CN103400762A (zh) * 2013-08-26 2013-11-20 中微半导体设备(上海)有限公司 半导体结构的形成方法
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法

Also Published As

Publication number Publication date
TW201642342A (zh) 2016-12-01
TWI631619B (zh) 2018-08-01
CN106298502A (zh) 2017-01-04

Similar Documents

Publication Publication Date Title
CN106298502B (zh) 一种利用等离子体对多层材料刻蚀的方法
EP3035369B1 (en) Plasma treatment method
JP2025029128A (ja) エッチング方法及びプラズマ処理装置
JP5214596B2 (ja) プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法
TW201921459A (zh) 選擇性蝕刻的自對準通孔製程
KR102704410B1 (ko) 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법
CN103367104A (zh) 一种对金属电容上电极的刻蚀方法
CN102054745B (zh) 形成接触孔的方法
TWI360175B (en) Method for etching features in a plasma processing
KR101735089B1 (ko) 기판 에칭 방법
CN103779271A (zh) 一种倒锥形轮廓刻蚀方法
JP2022544673A (ja) マスク形状を制御し、選択性対プロセスマージンのトレードオフを破壊するためのマルチステートrfパルス
KR102542167B1 (ko) 에칭 방법 및 플라즈마 처리 장치
CN101331092B (zh) 用于等离子处理系统的刻痕停止脉冲工艺
JP4161857B2 (ja) 半導体装置の製造方法
CN108133888B (zh) 一种深硅刻蚀方法
JP2004528730A (ja) 分離トレンチを有するトレンチキャパシタを製造する方法
KR20090041159A (ko) 반도체 소자 제조 방법
CN103972055B (zh) 光刻胶去除方法
KR102476924B1 (ko) 로우 k 유전체 에칭에서 반응성 이온 에칭 지연을 감소시키기 위한 방법
KR100636931B1 (ko) 반도체 소자의 저장전극 형성 방법
CN120199686A (zh) 处理半导体衬底的方法和设备
TW202546927A (zh) 處理半導體基板之方法及裝置
JP6574486B2 (ja) 金属層形成方法
KR100719172B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai

Applicant after: Medium and Micro Semiconductor Equipment (Shanghai) Co., Ltd.

Address before: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai

Applicant before: Advanced Micro-Fabrication Equipment (Shanghai) Inc.

GR01 Patent grant
GR01 Patent grant