CN106169280B - 移位寄存单元、驱动电路以及显示装置 - Google Patents

Abstract

本发明提供了移位寄存单元、驱动电路以及显示装置，其中移位寄存单元包括：锁存电路、第一运算电路以及第二运算电路；锁存电路包括第一晶体管、第一反相器、第二反相器、第三反相器以及第四晶体管；第一反相器的输出端电连接第一晶体管的栅极，第一晶体管的第一极电连接第二反相器的输入端，第一晶体管的第二极分别电连接第三反相器的输出端和移位寄存单元的下级信号输出端，第二反相器的输出端电连接第三反相器的输入端，第一运算电路包括第二晶体管、第一下拉器件以及第四反相器，第二运算电路包括第三晶体管、第二下拉器件以及第五反相器，本发明能够大幅减少了TFT器件数目，以实现窄边框，并且降低功耗。

Description

移位寄存单元、驱动电路以及显示装置

技术领域

本发明涉及显示驱动领域，尤其涉及一种移位寄存单元、驱动电路以及显示装置。

背景技术

随着用户对手机体验的要求越来越高，大屏占比，窄边框，低功耗等技术的发展也越来越快，高屏占比，低功耗也成为手机面板厂商的优势所在。现有的VSR电路正常工作需要19个TFT器件，其中的12个TFT器件来形成锁存电路。电路的TFT器件越多就会增加边框的宽度，难以实现窄边框的效果。

发明内容

针对现有技术中的问题，本发明的目的在于提供移位寄存单元、驱动电路以及显示装置，能够大幅减少了TFT器件数目以实现窄边框，并且降低功耗。

本发明实施例提供的一种移位寄存单元，包括：锁存电路、第一运算电路以及第二运算电路；

所述第一运算电路的输入端和第二运算电路的输入端分别电连接在所述锁存电路的输出端；所述第一运算电路的输出端电连接所述移位寄存单元的第一输出信号输出端，所述第二运算电路的输出端电连接所述移位寄存单元的第二输出信号输出端；

所述锁存电路包括第一晶体管、第一反相器、第二反相器、第三反相器以及第四晶体管；所述第一反相器的输出端电连接所述第一晶体管的栅极，所述第一晶体管的第一极电连接所述第二反相器的输入端，所述第一晶体管的第二极分别电连接所述第三反相器的输出端和所述移位寄存单元的下级信号输出端，所述第二反相器的输出端电连接所述第三反相器的输入端，且所述第二反相器的输出端被配置为所述锁存电路的输出端，所述第一反相器的输入端和所述第四晶体管的栅极分别电连接所述移位寄存单元的锁存信号输入端，所述第四晶体管的第一极电连接所述移位寄存单元的启动信号输入端，所述第四晶体管的第二极电连接所述第二反相器的输入端；

所述第一运算电路包括第二晶体管、第一下拉器件以及第四反相器，所述第二晶体管的栅极电连接所述移位寄存单元的第一时钟信号输入端，所述第二晶体管的第一极电连接所述第一运算电路的输入端，所述第一下拉器件和所述第四反相器的输入端分别电连接所述第二晶体管的第二极；

所述第二运算电路包括第三晶体管、第二下拉器件以及第五反相器，所述第三晶体管的栅极电连接所述移位寄存单元的第二时钟信号输入端，所述第三晶体管的第一极电连接所述第二运算电路的输入端，所述第二下拉器件和所述第五反相器的输入端分别电连接所述第三晶体管的第二极。

本发明实施例还提供了一种驱动电路，包括多级如上述的移位寄存单元，上一级所述移位寄存单元的下级信号输出端电连接下一级所述移位寄存单元的启动信号输入端。

本发明实施例还提供了一种显示装置，包括显示区域以及包围所述显示区域的边框区域，所述显示区域包括多条扫描线、多条数据线和由所述扫描线、数据线合围而成的阵列型像素区域，所述显示区域至少一侧的所述边框区域设置如上述的驱动电路，以控制所述扫描线的信号输出时序。

本发明的移位寄存单元、驱动电路以及显示装置能够大幅减少了TFT器件数目，以实现窄边框，并且降低功耗。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为本发明第一实施例的移位寄存单元的电路示意图。

图2为本发明第一实施例的移位寄存单元的电路原理图。

图3为本发明第一实施例中的移位寄存单元的各输入端、输出端的时序图。

图4为本发明第一实施例的驱动电路的连接示意图。

图5为本发明第二实施例的移位寄存单元的电路示意图。

图6为本发明第二实施例的移位寄存单元的电路原理图。

图7为本发明第二实施例中的移位寄存单元的各输入端、输出端的时序图。以及

图8为本发明第二实施例的驱动电路的连接示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。

第一实施例

图1为本发明第一实施例的移位寄存单元的电路示意图。图2为本发明第一实施例的移位寄存单元的电路原理图。如图1和2所示，本发明的移位寄存单元，包括锁存电路100、第一运算电路200、第二运算电路300、重启电路400、第一电位Vgh以及第二电位Vgl。其中，第一电位Vgh为高电平，第二电位Vgl为低电平。

第一运算电路200的输入端和第二运算电路300的输入端分别电连接在锁存电路100的输出端。第一运算电路200的输出端电连接移位寄存单元的第一输出信号输出端56，第二运算电路300的输出端电连接移位寄存单元的第二输出信号输出端57。

锁存电路100包括第一晶体管T1、第一反相器F1、第二反相器F2、第三反相器F3以及第四晶体管T4。第一反相器F1的输出端电连接第一晶体管T1的栅极，第一晶体管T1的第一极电连接第二反相器F2的输入端，第一晶体管T1的第二极分别电连接第三反相器F3的输出端和移位寄存单元的下级信号输出端58，第二反相器F2的输出端电连接第三反相器F3的输入端，且第二反相器F2的输出端被配置为锁存电路100的输出端，第一反相器F1的输入端和第四晶体管T4的栅极分别电连接移位寄存单元的锁存信号输入端52，第四晶体管T4的第一极电连接移位寄存单元的启动信号输入端51，第四晶体管T4的第二极电连接第二反相器F2的输入端。本发明的锁存电路100由原来的12个TFT减少为8个TFT，大大减少了TFT器件。

第一运算电路200包括第二晶体管T2、第一下拉器件以及第四反相器F4，第二晶体管T2的栅极电连接移位寄存单元的第一时钟信号输入端53，第二晶体管T2的第一极电连接第一运算电路200的输入端，第一下拉器件和第四反相器F4的输入端分别电连接第二晶体管T2的第二极。第一下拉器件包括第六晶体管T6，第六晶体管T6的栅极电连接第二运算电路300的输出端，第六晶体管T6的第一极电连接第二晶体管T2的第二极，第六晶体管T6的第二极电连接第一电位Vgh。

第二运算电路300包括第三晶体管T3、第二下拉器件以及第五反相器F5，第三晶体管T3的栅极电连接移位寄存单元的第二时钟信号输入端54，第三晶体管T3的第一极电连接第二运算电路300的输入端，第二下拉器件和第五反相器F5的输入端分别电连接第三晶体管T3的第二极。第二下拉器件包括第七晶体管T7，第七晶体管T7的栅极连接移位寄存单元的控制信号输入端59，第七晶体管T7的第一极电连接第三晶体管T3的第二极，第七晶体管T7的第二极电连接第一电位Vgh。

重启电路400包括第五晶体管T5，第五晶体管T5的栅极电连接移位寄存单元的重置信号输入端55，第五晶体管T5的第一极电连接锁存电路100的输出端，第五晶体管T5的第二极电连接第一电位Vgh。

第一反相器F1包括第八晶体管T8和第九晶体管T9，第八晶体管T8的栅极和第九晶体管T9的栅极连接于第一节点，第一节点被配置为第一反相器F1的输入端，第八晶体管T8的第一极电连接第一电位Vgh，第九晶体管T9的第一极电连接第二电位Vgl，第八晶体管T8的第二极和第九晶体管T9的第二极连接于第二节点，第二节点被配置为第一反相器F1的输出端。

第二反相器F2包括第十晶体管T10和第十一晶体管T11，第十晶体管T10的栅极和第十一晶体管T11的栅极连接于第三节点，第三节点被配置为第二反相器F2的输入端，第十晶体管T10的第一极电连接第一电位Vgh，第十一晶体管T11的第一极电连接第二电位Vgl，第十晶体管T10的第二极和第十一晶体管T11的第二极连接于第四节点，第四节点被配置为第二反相器F2的输出端。

第三反相器F3包括第十二晶体管T12和第十三晶体管T13，第十二晶体管T12的栅极和第十三晶体管T13的栅极连接于第五节点，第五节点被配置为第三反相器F3的输入端，第十二晶体管T12的第一极电连接第二电位Vgl，第十三晶体管T13的第一极电连接第一电位Vgh，第十二晶体管T12的第二极和第十三晶体管T13的第二极连接于第六节点，第六节点被配置为第三反相器F3的输出端。

第四反相器F4包括第十四晶体管T14和第十五晶体管T15，第十四晶体管T14的栅极和第十五晶体管T15的栅极连接于第七节点，第七节点被配置为第四反相器F4的输入端，第十四晶体管T14的第一极电连接第一电位Vgh，第十五晶体管T15的第一极电连接第二电位Vgl，第十四晶体管T14的第二极和第十五晶体管T15的第二极连接于第八节点，第八节点被配置为第四反相器F4的输出端。

第五反相器F5包括第十六晶体管T16和第十七晶体管T17，第十六晶体管T16的栅极和第十七晶体管T17的栅极连接于第九节点，第九节点被配置为第五反相器F5的输入端，第十六晶体管T16的第一极电连接第一电位Vgh，第十七晶体管T17的第一极电连接第二电位Vgl，第十六晶体管T16的第二极和第十七晶体管T17的第二极连接于第十节点，第十节点被配置为第五反相器F5的输出端。

本实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十五晶体管T15、第十七晶体管T17均为N沟道型晶体管。第五晶体管T5、第八晶体管T8、第十体管T10、第十三体管T13、第十四晶体管T14、第十六晶体管T16均为P沟道型晶体管。但不以此为限。

图3为本发明第一实施例中的移位寄存单元的各输入端、输出端的时序图。其中，STV表示启动信号输入端51输入的启动信号；CKV1表示锁存信号输入端52输入的锁存信号；NO表示锁存电路100的输出信号；CKV2表示第一时钟信号输入端53输入的第一时钟信号；CKV3表示第二时钟信号输入端54输入的第二时钟信号；GOUT1表示第一输出信号输出端56输出的第一输出信号；GOUT2表示第二输出信号输出端57输出的第二输出信号；NEXT表示下级信号输出端58输出的下级信号。参考图1至3所示，当锁存信号CKV1高电平有效时，第四晶体管T4开启，启动信号STV进入锁存电路100；当锁存信号CKV1低电平有效时，第一晶体管T1开启，锁存电路100工作于锁存状态，生成锁存电路100的输出信号与下级信号NEXT。

第二晶体管T2在第一时钟信号CKV2的控制下输出锁存电路100的输出信号，在第一时钟信号CKV2信号有效时，锁存电路100的输出信号进入第四反相器F4并输出第一输出信号Gout1。在第二时钟信号CKV3信号有效时，第三晶体管T3开启使锁存电路100的输出信号进入并开启第二输出信号Gout2，同时，第六晶体管T6会在第二输出信号Gout2有效时将第一输出信号Gout1拉低，保证第四反相器F4和第五反相器F5中只有一个反相器被开启。其中第六晶体管T6与第七晶体管T7功能相同，即每一级栅极对应的反相器之前都会存在一个下拉器件。

图4为本发明第一实施例的驱动电路的连接示意图。如图4所示，本发明还提供一种驱动电路，包括多个级联如图1和图2的移位寄存单元以及启动信号引线61、锁存信号引线62、第一时钟信号引线63、第二时钟信号引线64、重置信号引线65、输出信号引线66、下级信号引线67。其中，上一级移位寄存单元的下级信号输出端58电连接下一级移位寄存单元的启动信号输入端51，启动信号引线61被配置为传输启动信号STV，锁存信号引线62被配置为传输锁存信号CKV1，第一时钟信号引线63被配置为传输第一时钟信号CKV2，第二时钟信号引线64被配置为传输第二时钟信号CKV3，重置信号引线65被配置为传输重置信号，输出信号引线66被配置为传输第一输出信号Gout1和第二输出信号Gout2，下级信号引线67被配置为传输下级信号NEXT(参见图3)。

沿第一方向排列的相邻的三个移位寄存单元被配置为一个第一移位寄存组，每个第一移位寄存组中沿第一方向的第一个移位寄存单元的启动信号输入端51电连接启动信号引线61，锁存信号输入端52电连接锁存信号引线62，第一时钟信号输入端53电连接第一时钟信号引线63，第二时钟信号输入端54电连接第二时钟信号引线64，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57以及控制信号输入端59电连接输出信号引线66，下级信号输出端58电连接下级信号引线67。

每个第一移位寄存组中沿第一方向的第二个移位寄存单元的启动信号输入端51电连接下级信号引线67，锁存信号输入端52电连接第二时钟信号引线64，第一时钟信号输入端53电连接锁存信号引线62，第二时钟信号输入端54电连接第一时钟信号引线63，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57以及控制信号输入端59电连接输出信号引线66，下级信号输出端58电连接下级信号引线67。

每个第一移位寄存组中沿第一方向的第三个移位寄存单元的启动信号输入端51电连接下级信号引线67，锁存信号输入端52电连接第一时钟信号引线63，第一时钟信号输入端53电连接第二时钟信号引线64，第二时钟信号输入端54电连接锁存信号引线62，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57以及控制信号输入端59电连接输出信号引线66，下级信号输出端58电连接下级信号引线67。通过对本发明的驱动电路进行24级级联仿真，其输出信号无异常，在大大减少TFT器件的提前下，可以实现同样的电路驱动效果。

在一个优选实施例中，第一时钟信号引线63传输第一时钟信号，第二时钟信号引线64传输第二时钟信号，第一时钟信号和第二时钟信号在一个周期内的前三分之一的周期为低电平电位，中间三分之一的周期为高电平电位，后三分之一的周期为低电平电位。

本发明还提供一种显示装置，包括显示区域以及包围显示区域的边框区域，显示区域包括多条扫描线、多条数据线和由扫描线、数据线合围而成的阵列型像素区域，显示区域至少一侧的边框区域设置如图4所示的驱动电路，以控制扫描线的信号输出时序，其原理和效果如前所述，此处不再赘述。

第二实施例

图5为本发明第二实施例的移位寄存单元的电路示意图。图6为本发明第二实施例的移位寄存单元的电路原理图。如图5和6所示，本发明的移位寄存单元，包括锁存电路100、第一运算电路200、第二运算电路300、重启电路400、第一电位Vgh以及第二电位Vgl。其中，第一电位Vgh为高电平，第二电位Vgl为低电平。

第一运算电路200的输入端和第二运算电路300的输入端分别电连接在锁存电路100的输出端。第一运算电路200的输出端电连接移位寄存单元的第一输出信号输出端56，第二运算电路300的输出端电连接移位寄存单元的第二输出信号输出端57。

锁存电路100包括第一晶体管T1、第一反相器F1、第二反相器F2、第三反相器F3以及第四晶体管T4。第一反相器F1的输出端电连接第一晶体管T1的栅极，第一晶体管T1的第一极电连接第二反相器F2的输入端，第一晶体管T1的第二极分别电连接第三反相器F3的输出端和移位寄存单元的下级信号输出端58，第二反相器F2的输出端电连接第三反相器F3的输入端，且第二反相器F2的输出端被配置为锁存电路100的输出端，第一反相器F1的输入端和第四晶体管T4的栅极分别电连接移位寄存单元的锁存信号输入端52，第四晶体管T4的第一极电连接移位寄存单元的启动信号输入端51，第四晶体管T4的第二极电连接第二反相器F2的输入端。本发明的锁存电路100由原来的12个TFT减少为8个TFT，大大减少了TFT器件。

第一运算电路200包括第二晶体管T2、第一下拉器件以及第四反相器F4，第二晶体管T2的栅极电连接移位寄存单元的第一时钟信号输入端53，第二晶体管T2的第一极电连接第一运算电路200的输入端，第一下拉器件和第四反相器F4的输入端分别电连接第二晶体管T2的第二极。第一下拉器件包括第十八晶体管T18，第十八晶体管T18的栅极电连接移位寄存单元的控制信号输入端59，第十八晶体管T18的第一极电连接第二晶体管T2的第二极，第十八晶体管T18的第二极电连接第一电位Vgh。

第二运算电路300包括第三晶体管T3、第二下拉器件以及第五反相器F5，第三晶体管T3的栅极电连接移位寄存单元的第二时钟信号输入端54，第三晶体管T3的第一极电连接第一运算电路300的输入端，第二下拉器件和第五反相器F5的输入端分别电连接第三晶体管T3的第二极。第二下拉器件包括第十九晶体管T19，第十九晶体管T19的栅极电连接移位寄存单元的控制信号输入端59，第十九晶体管T19的第一极电连接第三晶体管T3的第二极，第十九晶体管T19的第二极电连接第一电位Vgh。

与第一实施例不同的是，本实施例中通过增加控制信号输入端59分别连接第十八晶体管T18的栅极和第十九晶体管T19的栅极，通过控制信号的脉冲波形对第十八晶体管T18、第十九晶体管T19进行控制。

重启电路400包括第五晶体管T5，第五晶体管T5的栅极电连接移位寄存单元的重置信号输入端55，第五晶体管T5的第一极电连接锁存电路100的输出端，第五晶体管T5的第二极电连接第一电位Vgh。

第一反相器F1包括第八晶体管T8和第九晶体管T9，第八晶体管T8的栅极和第九晶体管T9的栅极连接于第一节点，第一节点被配置为第一反相器F1的输入端，第八晶体管T8的第一极电连接第一电位Vgh，第九晶体管T9的第一极电连接第二电位Vgl，第八晶体管T8的第二极和第九晶体管T9的第二极连接于第二节点，第二节点被配置为第一反相器F1的输出端。

第二反相器F2包括第十晶体管T10和第十一晶体管T11，第十晶体管T10的栅极和第十一晶体管T11的栅极连接于第三节点，第三节点被配置为第二反相器F2的输入端，第十晶体管T10的第一极电连接第一电位Vgh，第十一晶体管T11的第一极电连接第二电位Vgl，第十晶体管T10的第二极和第十一晶体管T11的第二极连接于第四节点，第四节点被配置为第二反相器F2的输出端。

第三反相器F3包括第十二晶体管T12和第十三晶体管T13，第十二晶体管T12的栅极和第十三晶体管T13的栅极连接于第五节点，第五节点被配置为第三反相器F3的输入端，第十二晶体管T12的第一极电连接第二电位Vgl，第十三晶体管T13的第一极电连接第一电位Vgh，第十二晶体管T12的第二极和第十三晶体管T13的第二极连接于第六节点，第六节点被配置为第三反相器F3的输出端。

第四反相器F4包括第十四晶体管T14和第十五晶体管T15，第十四晶体管T14的栅极和第十五晶体管T15的栅极连接于第七节点，第七节点被配置为第四反相器F4的输入端，第十四晶体管T14的第一极电连接第一电位Vgh，第十五晶体管T15的第一极电连接第二电位Vgl，第十四晶体管T14的第二极和第十五晶体管T15的第二极连接于第八节点，第八节点被配置为第四反相器F4的输出端。

第五反相器F5包括第十六晶体管T16和第十七晶体管T17，第十六晶体管T16的栅极和第十七晶体管T17的栅极连接于第九节点，第九节点被配置为第五反相器F5的输入端，第十六晶体管T16的第一极电连接第一电位Vgh，第十七晶体管T17的第一极电连接第二电位Vgl，第十六晶体管T16的第二极和第十七晶体管T17的第二极连接于第十节点，第十节点被配置为第五反相器F5的输出端。

本实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第十八晶体管T18、第十九晶体管T19、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十五晶体管T15、第十七晶体管T17均为N沟道型晶体管。第五晶体管T5、第八晶体管T8、第十体管T10、第十三体管T13、第十四晶体管T14、第十六晶体管T16均为P沟道型晶体管。但不以此为限。

图7为本发明第二实施例中的移位寄存单元的各输入端、输出端的时序图。其中，STV表示启动信号输入端51输入的启动信号；CKV1表示锁存信号输入端52输入的锁存信号；NO表示锁存电路100的输出信号；CKV2表示第一时钟信号输入端53输入的第一时钟信号；CKV3表示第二时钟信号输入端54输入的第二时钟信号；GOUT1表示第一输出信号输出端56输出的第一输出信号；GOUT2表示第二输出信号输出端57输出的第二输出信号；NEXT表示下级信号输出端58输出的下级信号；OE表示控制信号输入端59输入的控制信号。参考图1至3所示，当锁存信号CKV1高电平有效时，第四晶体管T4开启，启动信号STV进入锁存电路100；当锁存信号CKV1低电平有效时，第一晶体管T1开启，锁存电路100工作于锁存状态，生成锁存电路100的输出信号与下级信号NEXT。如图7所示，在第二实施例中，为了避免第一输出信号输出端56输出的第一输出信号的下降沿与第二输出信号输出端57输出的第二输出信号的上升沿出现重叠的情况，增加了控制信号输入端59输入的控制信号，并且控制第二时钟信号CKV3的上升沿比第一时钟信号CKV2的下降沿延迟一个时序间隙e，控制信号OE的脉冲宽度也等于时序间隙e。与第一实施例不同的是，本实施例中，增加的控制信号输入端59分别连接第十八晶体管T18的栅极和第十九晶体管T19的栅极，通过控制信号的脉冲波形对第十八晶体管T18、第十九晶体管T19进行控制，当控制信号OE的脉冲有效是会强行拉低第一输出信号输出端56输出的第一输出信号和第二输出信号输出端57输出的第二输出信号；当控制信号OE脉冲结束后，第二输出信号才开始上升沿，使得第一输出信号输出端56输出的第一输出信号的下降沿与第二输出信号输出端57输出的第二输出信号的上升沿之间存在一个时序间隙e的间隔，从而避免了第一输出信号输出端56输出的第一输出信号的下降沿与第二输出信号输出端57输出的第二输出信号的上升沿出现重叠的情况。图8为本发明第二实施例的驱动电路的连接示意图。如图8所示，本发明还提供一种驱动电路，该驱动电路包括多个级联的如图5和图6的移位寄存单元、间隙信号引线60、启动信号引线61、锁存信号引线62、第一时钟信号引线63、第二时钟信号引线64、重置信号引线65、输出信号引线66以及下级信号引线67。其中，上一级移位寄存单元的下级信号输出端58电连接下一级移位寄存单元的启动信号输入端51，间隙信号引线60被配置为传输控制信号OE，启动信号引线61被配置为传输启动信号STV，锁存信号引线62被配置为传输锁存信号CKV1，第一时钟信号引线63被配置为传输第一时钟信号CKV2，第二时钟信号引线64被配置为传输第二时钟信号CKV3，重置信号引线65被配置为传输重置信号，输出信号引线66被配置为传输第一输出信号Gout1和第二输出信号Gout2，下级信号引线67被配置为传输下级信号NEXT(参见图7)。与第一实施例不同的是，本实施例中，所有的控制信号输入端59分别连接到间隙信号引线60引入控制信号的脉冲。

沿第一方向排列的相邻的三个移位寄存单元被配置为一个第二移位寄存组，每个第二移位寄存组中沿第一方向的第一个移位寄存单元的启动信号输入端51电连接启动信号引线61，锁存信号输入端52电连接锁存信号引线62，第一时钟信号输入端53电连接第一时钟信号引线63，第二时钟信号输入端54电连接第二时钟信号引线64，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57电连接输出信号引线66，控制信号输入端59电连接间隙信号引线60，下级信号输出端58电连接下级信号引线67。

每个第二移位寄存组中沿第一方向的第二个移位寄存单元的启动信号输入端51电连接下级信号引线67，锁存信号输入端52电连接第二时钟信号引线64，第一时钟信号输入端53电连接锁存信号引线62，第二时钟信号输入端54电连接第一时钟信号引线63，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57电连接输出信号引线66，控制信号输入端59电连接间隙信号引线60，下级信号输出端58电连接下级信号引线67。

每个第二移位寄存组中沿第一方向的第三个移位寄存单元的启动信号输入端51电连接下级信号引线67，锁存信号输入端52电连接第一时钟信号引线63，第一时钟信号输入端53电连接第二时钟信号引线64，第二时钟信号输入端54电连接锁存信号引线62，重置信号输入端55电连接重置信号引线65，第一输出信号输出端56、第二输出信号输出端57电连接输出信号引线66，控制信号输入端59电连接间隙信号引线60，下级信号输出端58电连接下级信号引线67。间隙信号引线60传输脉冲信号，第一时钟信号的高电平终止时刻领先于第二时钟信号的高电平起始时刻一个脉冲信号的脉冲宽度。通过对本发明的驱动电路进行24级级联仿真，其输出信号无异常，在大大减少TFT器件的提前下，可以实现同样的电路驱动效果。

在一个优选实施例中，第一时钟信号引线63传输第一时钟信号，第二时钟信号引线64传输第二时钟信号，第一时钟信号和第二时钟信号在一个周期内的前三分之一的周期为低电平电位，中间三分之一的周期为高电平电位，后三分之一的周期为低电平电位。

本发明还提供一种显示装置，包括显示区域以及包围显示区域的边框区域，显示区域包括多条扫描线、多条数据线和由扫描线、数据线合围而成的阵列型像素区域，显示区域至少一侧的边框区域设置如图8所示的驱动电路，以控制扫描线的信号输出时序，其原理和效果如前所述，此处不再赘述。

综上所述，本发明的移位寄存单元、驱动电路以及显示装置能够大幅减少了TFT器件数目，以实现窄边框，并且降低功耗。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (13)

1.一种移位寄存单元，包括：锁存电路、第一运算电路以及第二运算电路，其特征在于：

所述第一运算电路的输入端和第二运算电路的输入端分别电连接在所述锁存电路的输出端；所述第一运算电路的输出端电连接所述移位寄存单元的第一输出信号输出端，所述第二运算电路的输出端电连接所述移位寄存单元的第二输出信号输出端；

所述锁存电路包括第一晶体管、第一反相器、第二反相器、第三反相器以及第四晶体管；所述第一反相器的输出端电连接所述第一晶体管的栅极，所述第一晶体管的第一极电连接所述第二反相器的输入端，所述第一晶体管的第二极分别电连接所述第三反相器的输出端和所述移位寄存单元的下级信号输出端，所述第二反相器的输出端电连接所述第三反相器的输入端，且所述第二反相器的输出端被配置为所述锁存电路的输出端，所述第一反相器的输入端和所述第四晶体管的栅极分别电连接所述移位寄存单元的锁存信号输入端，所述第四晶体管的第一极电连接所述移位寄存单元的启动信号输入端，所述第四晶体管的第二极电连接所述第二反相器的输入端；

所述第一运算电路包括第二晶体管、第一下拉器件以及第四反相器，所述第二晶体管的栅极电连接所述移位寄存单元的第一时钟信号输入端，所述第二晶体管的第一极电连接所述第一运算电路的输入端，所述第一下拉器件和所述第四反相器的输入端分别电连接所述第二晶体管的第二极；

所述第二运算电路包括第三晶体管、第二下拉器件以及第五反相器，所述第三晶体管的栅极电连接所述移位寄存单元的第二时钟信号输入端，所述第三晶体管的第一极电连接所述第二运算电路的输入端，所述第二下拉器件和所述第五反相器的输入端分别电连接所述第三晶体管的第二极。

2.根据权利要求1所述的移位寄存单元，其特征在于，还包括重启电路、第一电位以及第二电位，所述第一电位为高电平，所述第二电位为低电平；

所述重启电路包括第五晶体管，所述第五晶体管的栅极电连接所述移位寄存单元的重置信号输入端，所述第五晶体管的第一极电连接所述锁存电路的输出端，所述第五晶体管的第二极电连接所述第一电位。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述第一下拉器件包括第六晶体管，所述第六晶体管的栅极电连接所述第二运算电路的输出端，所述第六晶体管的第一极电连接所述第二晶体管的第二极，所述第六晶体管的第二极电连接所述第一电位；

所述第二下拉器件包括第七晶体管，所述第七晶体管的栅极连接所述移位寄存单元的控制信号输入端，所述第七晶体管的第一极电连接所述第三晶体管的第二极，所述第七晶体管的第二极电连接所述第一电位。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第六晶体管、第七晶体管均为N沟道型晶体管；所述第五晶体管为P沟道型晶体管。

5.根据权利要求2所述的移位寄存单元，其特征在于，所述第一下拉器件包括第十八晶体管，所述第十八晶体管的栅极电连接所述移位寄存单元的控制信号输入端，所述第十八晶体管的第一极电连接所述第二晶体管的第二极，所述第十八晶体管的第二极电连接所述第一电位；

所述第二下拉器件包括第十九晶体管，所述第十九晶体管的栅极电连接所述移位寄存单元的控制信号输入端，所述第十九晶体管的第一极电连接所述第三晶体管的第二极，所述第十九晶体管的第二极电连接所述第一电位。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第十八晶体管、第十九晶体管均为N沟道型晶体管；所述第五晶体管为P沟道型晶体管。

7.根据权利要求3或5所述的移位寄存单元，其特征在于，所述第一反相器包括第八晶体管和第九晶体管，所述第八晶体管的栅极和所述第九晶体管的栅极连接于第一节点，所述第一节点被配置为所述第一反相器的输入端，所述第八晶体管的第一极电连接所述第一电位，所述第九晶体管的第一极电连接所述第二电位，所述第八晶体管的第二极和所述第九晶体管的第二极连接于第二节点，所述第二节点被配置为所述第一反相器的输出端；

所述第二反相器包括第十晶体管和第十一晶体管，所述第十晶体管的栅极和所述第十一晶体管的栅极连接于第三节点，所述第三节点被配置为所述第二反相器的输入端，所述第十晶体管的第一极电连接所述第一电位，所述第十一晶体管的第一极电连接所述第二电位，所述第十晶体管的第二极和所述第十一晶体管的第二极连接于第四节点，所述第四节点被配置为所述第二反相器的输出端；

所述第三反相器包括第十二晶体管和第十三晶体管，所述第十二晶体管的栅极和所述第十三晶体管的栅极连接于第五节点，所述第五节点被配置为所述第三反相器的输入端，所述第十二晶体管的第一极电连接所述第二电位，所述第十三晶体管的第一极电连接所述第一电位，所述第十二晶体管的第二极和所述第十三晶体管的第二极连接于第六节点，所述第六节点被配置为所述第三反相器的输出端；

所述第四反相器包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极和所述第十五晶体管的栅极连接于第七节点，所述第七节点被配置为所述第四反相器的输入端，所述第十四晶体管的第一极电连接所述第一电位，所述第十五晶体管的第一极电连接所述第二电位，所述第十四晶体管的第二极和所述第十五晶体管的第二极连接于第八节点，所述第八节点被配置为所述第四反相器的输出端；

所述第五反相器包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极和所述第十七晶体管的栅极连接于第九节点，所述第九节点被配置为所述第五反相器的输入端，所述第十六晶体管的第一极电连接所述第一电位，所述第十七晶体管的第一极电连接所述第二电位，所述第十六晶体管的第二极和所述第十七晶体管的第二极连接于第十节点，所述第十节点被配置为所述第五反相器的输出端；

所述第九晶体管、第十一晶体管、第十二晶体管、第十五晶体管、第十七晶体管均为N沟道型晶体管；所述第八晶体管、第十体管、第十三体管、第十四晶体管、第十六晶体管均为P沟道型晶体管。

8.一种驱动电路，其特征在于：包括多级如权利要求3或5所述的移位寄存单元，上一级所述移位寄存单元的下级信号输出端电连接下一级所述移位寄存单元的启动信号输入端。

9.根据权利要求8所述的驱动电路，其特征在于，所述驱动电路包括启动信号引线、锁存信号引线、第一时钟信号引线、第二时钟信号引线、重置信号引线、输出信号引线以及下级信号引线。

10.根据权利要求9所述的驱动电路，其特征在于，所述驱动电路包括多个级联的如权利要求3所述的移位寄存单元；

沿第一方向排列的相邻的三个移位寄存单元被配置为一个第一移位寄存组，每个第一移位寄存组中沿第一方向的第一个所述移位寄存单元的所述启动信号输入端电连接所述启动信号引线，所述锁存信号输入端电连接所述锁存信号引线，所述第一时钟信号输入端电连接所述第一时钟信号引线，所述第二时钟信号输入端电连接所述第二时钟信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端以及所述控制信号输入端电连接所述输出信号引线，所述下级信号输出端电连接所述下级信号引线；

每个第一移位寄存组中沿第一方向的第二个所述移位寄存单元的所述启动信号输入端电连接所述下级信号引线，所述锁存信号输入端电连接所述第二时钟信号引线，所述第一时钟信号输入端电连接所述锁存信号引线，所述第二时钟信号输入端电连接所述第一时钟信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端以及所述控制信号输入端电连接所述输出信号引线，所述下级信号输出端电连接所述下级信号引线；

每个第一移位寄存组中沿第一方向的第三个所述移位寄存单元的所述启动信号输入端电连接所述下级信号引线，所述锁存信号输入端电连接所述第一时钟信号引线，所述第一时钟信号输入端电连接所述第二时钟信号引线，所述第二时钟信号输入端电连接所述锁存信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端以及所述控制信号输入端电连接所述输出信号引线，所述下级信号输出端电连接所述下级信号引线。

11.根据权利要求9所述的驱动电路，其特征在于，所述驱动电路包括多个级联的如权利要求5所述的移位寄存单元及间隙信号引线；

沿第一方向排列的相邻的三个移位寄存单元被配置为一个第二移位寄存组，每个第二移位寄存组中沿第一方向的第一个所述移位寄存单元的所述启动信号输入端电连接所述启动信号引线，所述锁存信号输入端电连接所述锁存信号引线，所述第一时钟信号输入端电连接所述第一时钟信号引线，所述第二时钟信号输入端电连接所述第二时钟信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端电连接所述输出信号引线，所述控制信号输入端电连接所述间隙信号引线，所述下级信号输出端电连接所述下级信号引线；

每个第二移位寄存组中沿第一方向的第二个所述移位寄存单元的所述启动信号输入端电连接所述下级信号引线，所述锁存信号输入端电连接所述第二时钟信号引线，所述第一时钟信号输入端电连接所述锁存信号引线，所述第二时钟信号输入端电连接所述第一时钟信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端电连接所述输出信号引线，所述控制信号输入端电连接所述间隙信号引线，所述下级信号输出端电连接所述下级信号引线；

每个第二移位寄存组中沿第一方向的第三个所述移位寄存单元的所述启动信号输入端电连接所述下级信号引线，所述锁存信号输入端电连接所述第一时钟信号引线，所述第一时钟信号输入端电连接所述第二时钟信号引线，所述第二时钟信号输入端电连接所述锁存信号引线，所述重置信号输入端电连接所述重置信号引线，所述第一输出信号输出端、所述第二输出信号输出端电连接所述输出信号引线，所述控制信号输入端电连接所述间隙信号引线，所述下级信号输出端电连接所述下级信号引线；

所述间隙信号引线传输脉冲信号，所述第一时钟信号的高电平终止时刻领先于所述第二时钟信号的高电平起始时刻一个所述脉冲信号的脉冲宽度。

12.根据权利要求10或11所述的驱动电路，其特征在于，所述第一时钟信号引线传输第一时钟信号，所述第二时钟信号引线传输第二时钟信号，所述第一时钟信号和第二时钟信号在一个周期内的前三分之一的周期为低电平电位，中间三分之一的周期为高电平电位，后三分之一的周期为低电平电位。

13.一种显示装置，包括显示区域以及包围所述显示区域的边框区域，所述显示区域包括多条扫描线、多条数据线和由所述扫描线、数据线合围而成的阵列型像素区域，其特征在于：所述显示区域至少一侧的所述边框区域设置如权利要求8至12中任意一项所述的驱动电路，以控制所述扫描线的信号输出时序。