[go: up one dir, main page]

CN106165299B - 接收装置 - Google Patents

接收装置 Download PDF

Info

Publication number
CN106165299B
CN106165299B CN201580016757.2A CN201580016757A CN106165299B CN 106165299 B CN106165299 B CN 106165299B CN 201580016757 A CN201580016757 A CN 201580016757A CN 106165299 B CN106165299 B CN 106165299B
Authority
CN
China
Prior art keywords
control voltage
digital signal
data
controlled oscillator
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580016757.2A
Other languages
English (en)
Other versions
CN106165299A (zh
Inventor
藤田悠介
三浦贤
久保俊一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Publication of CN106165299A publication Critical patent/CN106165299A/zh
Application granted granted Critical
Publication of CN106165299B publication Critical patent/CN106165299B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0083Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0807Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0054Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0066Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

接收装置(20)具有电压控制振荡器(22)、采样部(23)、控制电压生成部(24)、异常检测部(25)以及控制电压保持部(26)。控制电压保持部(26)保持从控制电压生成部(24)输出的控制电压Vc的值,在异常检测部(25)检测到数字信号的异常时,对电压控制振荡器(22)赋予检测到该异常前所保持的控制电压。

Description

接收装置
技术领域
本发明涉及接收装置。
背景技术
公知有如下的CDR(clock data recovery:时钟数据恢复)技术:从发送装置向传送路径发出将时钟信息嵌入到数据中而得到的数字信号,在接收到经由该传送路径而到达的数字信号的接收装置中进行数据和时钟的恢复(参照专利文献1)。在CDR技术中,接收装置利用恢复的时钟对数字信号进行采样而生成恢复的数据,并且,进行反馈控制以使在数字信号或恢复数据与恢复时钟之间相位和频率一致,从而生成恢复时钟。
现有技术文献
专利文献
专利文献1:国际公开第2009/060763号
发明内容
发明要解决的课题
在采用CDR技术的具有发送装置和接收装置的发送接收系统中,在从发送装置经由传送路径向接收装置传送数字信号时,有时因静电等外因而噪声暂时叠加到数字信号中。在该情况下,接收装置若要通过反馈控制根据叠加有噪声的数字信号进行数据和时钟的恢复,则导致进行与原来的频率/相位大不相同的频率/相位的时钟的恢复,还导致进行与原来的值不同的值的数据的恢复。
而且,在数字信号中不再存在噪声的叠加之后,接收装置通过反馈控制,根据未叠加有噪声的数字信号,能够进行具有原来的频率/相位的时钟的恢复,还能够进行具有原来的值的数据的恢复。但是,在以往的技术中,在数字信号中不再存在暂时性的噪声叠加之后直到能够根据该数字信号进行原来的数据和时钟的恢复为止,有时需要长时间。
本发明是为了解决上述问题而完成的,其目的在于,提供一种接收装置,该接收装置能够缩短在数字信号中不再存在暂时性的噪声叠加之后直到能够根据该数字信号进行原来的数据和时钟的恢复为止的时间。
用于解决课题的手段
本发明的接收装置接收从发送装置发出而经由传送路径到达的数字信号,其特征在于,该接收装置具有:电压控制振荡器,其输入控制电压,且输出与控制电压的值对应的频率的时钟;采样部,其输入数字信号,并且输入从电压控制振荡器输出的时钟,对时钟所指示的定时(timing)下的数字信号的数据进行采样且保持而输出;控制电压生成部,其求出数字信号或数据与时钟之间的相位或频率之差,且生成如下的控制电压而向电压控制振荡器输出,其中该控制电压具有使该差变小的值;异常检测部,其检测数字信号的异常;以及控制电压保持部,其保持对从控制电压生成部输出的控制电压的值,在异常检测部检测到数字信号的异常时,对电压控制振荡器赋予检测到该异常前所保持的控制电压。
在本发明的接收装置中,优选为,在异常检测部检测到数字信号的异常时,禁止从控制电压生成部向电压控制振荡器施加控制电压。另外,优选为,控制电压保持部包含具有第1输入端子、第2输入端子以及输出端子的放大器,在第1输入端子处保持控制电压,且第2输入端子与输出端子相互连接,且对电压控制振荡器赋予输出端子的电压值。
在本发明的接收装置中,异常检测部可以根据从采样部输出的数据的模式(pattern),检测数字信号的异常,也可以根据接收到的数字信号的电压值,检测数字信号的异常。
本发明的发送接收系统的特征在于,具有:发送装置,其发出数字信号;以及上述的本发明的接收装置,其接收从发送装置发出而经由传送路径到达的数字信号。
发明效果
根据本发明,能够缩短当数字信号中不存在暂时性的噪声叠加之后直到能够根据该数字信号进行原来的数据和时钟的恢复为止的时间。
附图说明
图1是示出本实施方式的发送接收系统1的结构的图。
图2是示出控制电压生成部24和控制电压保持部26的结构的图。
图3是示出接收装置20的变形例的结构的图。
具体实施方式
以下,参照附图,详细地说明用于实施本发明的方式。另外,在附图的说明中对同一要素标注同一标号,并省略重复的说明。
图1是示出本实施方式的发送接收系统1的结构的图。发送接收系统1具有发送装置10和接收装置20。发送装置10与接收装置20通过传送路径30连接。发送装置10向传送路径30发出将时钟信息嵌入到数据中而得到的数字信号。接收装置20接收经由传送路径30而到达的数字信号,且根据该数字信号进行数据和时钟的恢复。
接收装置20具有电压控制振荡器22、采样部23、控制电压生成部24、异常检测部25以及控制电压保持部26。电压控制振荡器22输入从控制电压生成部24输出的控制电压Vc,输出与该控制电压Vc的值对应的频率的时钟。采样部23输入接收到的数字信号,并且输入从电压控制振荡器22输出的时钟,对时钟所指示的定时下的数字信号的数据进行采样且保持而输出。
控制电压生成部24求出从采样部23输出的数据与从电压控制振荡器22输出的时钟之间的相位或频率之差。而且,控制电压生成部24生成控制电压Vc而向电压控制振荡器22输出,其中控制电压Vc具有使该差变小的值。
电压控制振荡器22、采样部23和控制电压生成部24构成反馈环路。通过该反馈环路,进行控制以使得从采样部23输出的数据与从电压控制振荡器22输出的时钟之间的相位和频率之差变小。在该状态下从电压控制振荡器22输出的时钟成为根据接收到的数字信号而恢复的时钟。另外,从采样部23输出的数据成为根据接收到的数字信号而恢复的数据。
异常检测部25检测数字信号的异常。异常检测部25能够根据从采样部23输出的数据的模式来检测数字信号的异常。进行了编码(例如8B10B编码)后的数据的模式受到基于该编码的限制,其结果为,连续的规定数量的比特的电平不会相同,且连续的规定数量的比特的电平的平均值不会脱离规定的范围。因此,在从采样部23输出的数据的模式不符合其限制条件的情况下,异常检测部25能够检测出数字信号异常的情况。
控制电压保持部26保持从控制电压生成部24输出的控制电压Vc的值,当异常检测部25检测到数字信号的异常时,对电压控制振荡器22赋予检测到该异常前所保持的控制电压。当异常检测部25检测到数字信号的异常时,优选禁止从控制电压生成部24向电压控制振荡器22施加控制电压。
图2是示出控制电压生成部24和控制电压保持部26的结构的图。控制电压生成部24具有:相位频率比较部241;包含电流源242、243和开关244、245的电荷泵;以及包含电容元件246的环路滤波器。相位频率比较部241根据在采样部23中通过过采样等得到的数据,求出数据与时钟之间的相位或频率的关系。电荷泵根据由相位频率比较部241求出的相位或频率的关系,将开关244、245中的任意开关闭合一定时间,而向环路滤波器输出充电或放电中的任意一方的电流脉冲。环路滤波器通过由电荷泵对电容元件246的充电或放电,使输出电压(控制电压Vc)增减。
控制电压保持部26具有开关261、电阻器262、电容元件263、放大器264以及开关265。放大器264具有第1输入端子(同相输入端子)、第2输入端子(反相输入端子)以及输出端子。放大器264的第1输入端子经由串联地连接的开关261和电阻器262而与控制电压生成部24的输出端连接,并且经由电容元件263与接地电位连接。当开关261从闭合状态转移到断开状态时,放大器264的第1输入端子能够保持刚刚之前的控制电压Vc。放大器264的第2输入端子与放大器264的输出端子相互连接。在开关265处于闭合状态时,能够对电压控制振荡器22赋予放大器264的输出端子的电压值。
在以往的CDR中,在从发送装置10经由传送路径30向接收装置20传送数字信号时,在因静电等外因而噪声暂时叠加到数字信号中的情况下(在数字信号异常的情况下),由于从控制电压生成部24赋予给电压控制振荡器22的控制电压Vc是错误的值,从电压控制振荡器22输出的时钟也是错误的频率,因此此时恢复的数据和时钟并不正确。另外,即使异常检测部25检测到数字信号的异常而停止基于控制电压生成部24的控制电压值控制,因施加给电压控制振荡器22的控制电压输入节点的漏电流或热噪声而导致控制电压Vc是错误的值,同样所恢复的数据和时钟也不正确。而且,当数字信号从异常的情况恢复到正常的情况时,能够进行具有原来的频率/相位的时钟的恢复,并且能够进行具有原来的值的数据的恢复。不过,在数字信号从异常的情况刚刚恢复到正常的情况之后,由于控制电压Vc是错误的值,因此所输出的时钟也是错误的频率,也有时所恢复的数据即使数字信号正常也并不正确。通过由电荷泵对电容元件246的充放电,对控制电压值进行控制,因此,为了从错误的控制电压值返回到正常的控制电压值需要一定期间。此时,当电荷泵的控制基于错误地恢复的数据时,就会不适当地进行对电容元件246的充放电,从而返回到正常的控制电压值为止需要长时间。由此,有时在数字信号中不再存在暂时性的噪声叠加之后直到能够进行原来的数据和时钟的恢复为止需要长时间。
因此,本实施方式的接收装置20具有异常检测部25和控制电压保持部26。而且,当异常检测部25根据从采样部23输出的数据的模式来检测到数字信号的异常时,在控制电压保持部26中,开关261从闭合状态转移到断开状态,并且开关265从断开状态转移到闭合状态。由此,控制电压保持部26在放大器264的第1输入端子处保持检测到异常前的控制电压,且从放大器264的输出端子输出该保持的控制电压而赋予给电压控制振荡器22。
在将控制电压保持部26所保持的控制电压赋予给电压控制振荡器22的期间,即使例如控制电压生成部24中的频率比较发生错误、或者即使例如在电压控制振荡器22中存在电流泄漏或热噪声,也可以将赋予给电压控制振荡器22的控制电压维持成适当值。
当异常检测部25结束数字信号的异常检测时,在控制电压保持部26中,开关261从断开状态转移到闭合状态,并且开关265从闭合状态转移到断开状态。由此,如通常一样从控制电压生成部24输出的控制电压Vc被赋予给电压控制振荡器22。
因此,在本实施方式中,能够缩短在数字信号中不再存在暂时性的噪声叠加之后直到能够进行原来的数据和时钟的恢复为止的时间,其结果为,能够提高传送特性。
图3是示出接收装置20的变形例的结构的图。图1所示的接收装置20的异常检测部25根据从采样部23输出的数据的模式来检测数字信号的异常,与此相对,图3所示的接收装置20的异常检测部25根据接收到的数字信号的电压值来检测数字信号的异常。即,该异常检测部25在数字信号的电压值脱离通常工作时的电压范围的情况下,能够检测出数字信号异常的情况。在传送路径30是差动线路的情况下,异常检测部25可以监视构成差动线路的2条线路各自的电压值是否脱离通常工作时的电压范围,也可以监视这2条线路各自的电压值之差是否脱离通常工作时的电压范围。
另外,图1所示的接收装置20的控制电压生成部24求出从采样部23输出的数据与从电压控制振荡器22输出的时钟之间的相位或频率之差,与此相对,图3所示的接收装置20的控制电压生成部24求出接收到的数字信号与从电压控制振荡器22输出的时钟之间的相位或频率之差。
在该情况下也接收装置20在异常检测部25检测到数字信号的异常时,将控制电压保持部26所保持的检测到异常前的控制电压赋予给电压控制振荡器22。由此,能够缩短在数字信号中不再存在暂时性的噪声叠加之后直到能够进行原来的数据和时钟的恢复为止的时间,其结果为,能够提高传送特性。
本发明不限于上述实施方式,能够进行各种变形。例如,可以在异常检测部25检测到数字信号的异常时立即从控制电压保持部26对电压控制振荡器22赋予控制电压,也可以在异常检测部25检测数字信号的异常的期间持续了一定时间以上时从控制电压保持部26对电压控制振荡器22赋予控制电压。另外,可以在异常检测部25结束了数字信号的异常检测时恢复为从控制电压生成部24对电压控制振荡器22赋予控制电压,也可以在从检测出异常的时刻起经过了一定时间时恢复为从控制电压生成部24向电压控制振荡器22施加控制电压。
产业上的可利用性
能够应用于如下接收装置的用途中:能够缩短在数字信号中不再存在暂时性的噪声叠加之后直到能够根据该数字信号进行原来的数据和时钟的恢复为止的时间。
标号说明
1:发送接收系统;10:发送装置;20:接收装置;22:电压控制振荡器;23:采样部;24:控制电压生成部;25:异常检测部;26:控制电压保持部;30:传送路径。

Claims (4)

1.一种接收装置,其在采用CDR技术的具有发送装置和接收装置的发送接收系统中,接收从发送装置发出而经由传送路径到达的数字信号,且根据所述数字信号进行数据和时钟的恢复,该数字信号包含有在该发送装置中编码后的数据,该接收装置的特征在于,该接收装置具有:
电压控制振荡器,其输入控制电压,且输出与所述控制电压的值对应的频率的时钟;
采样部,其输入所述数字信号,并且输入从所述电压控制振荡器输出的时钟,对所述时钟所指示的定时下的所述数字信号的数据进行采样且保持而输出;
控制电压生成部,其求出所述数字信号或所述数据与所述时钟之间的相位或频率之差,且生成如下的所述控制电压而向所述电压控制振荡器输出,其中该控制电压具有使该差变小的值;
异常检测部,其根据从所述采样部输出的数据的模式是否不符合所述编码的限制条件,检测所述数字信号的数据的模式的异常;以及
控制电压保持部,其保持从所述控制电压生成部输出的控制电压的值,在所述异常检测部检测到所述数字信号的数据的模式不符合所述编码的限制条件的异常而检测到噪声暂时叠加到所述数字信号时,对所述电压控制振荡器赋予检测到该异常前所保持的控制电压,
当所述异常检测部结束所述数字信号的数据的模式的异常检测时,从所述控制电压生成部输出的所述控制电压被赋予给所述电压控制振荡器。
2.根据权利要求1所述的接收装置,其特征在于,
在所述异常检测部检测到所述数字信号的异常时,禁止从所述控制电压生成部向所述电压控制振荡器施加控制电压。
3.根据权利要求1所述的接收装置,其特征在于,
所述控制电压保持部包含具有第1输入端子、第2输入端子以及输出端子的放大器,在所述第1输入端子处保持控制电压,且所述第2输入端子与所述输出端子相互连接,所述控制电压保持部对所述电压控制振荡器赋予所述输出端子的电压值。
4.一种发送接收系统,其特征在于,该发送接收系统具有:
发送装置,其发出数字信号;以及
权利要求1至3中的任一项所述的接收装置,其接收从所述发送装置发出而经由传送路径到达的所述数字信号。
CN201580016757.2A 2014-04-09 2015-03-11 接收装置 Active CN106165299B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-079955 2014-04-09
JP2014079955A JP6371096B2 (ja) 2014-04-09 2014-04-09 受信装置
PCT/JP2015/057152 WO2015156077A1 (ja) 2014-04-09 2015-03-11 受信装置

Publications (2)

Publication Number Publication Date
CN106165299A CN106165299A (zh) 2016-11-23
CN106165299B true CN106165299B (zh) 2020-03-24

Family

ID=54287657

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580016757.2A Active CN106165299B (zh) 2014-04-09 2015-03-11 接收装置

Country Status (4)

Country Link
US (1) US10148418B2 (zh)
JP (1) JP6371096B2 (zh)
CN (1) CN106165299B (zh)
WO (1) WO2015156077A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6703364B2 (ja) * 2014-04-10 2020-06-03 ザインエレクトロニクス株式会社 受信装置
JP7317332B2 (ja) * 2017-10-19 2023-07-31 ザインエレクトロニクス株式会社 送信装置および送受信システム
CN111856317A (zh) * 2019-04-19 2020-10-30 株式会社京滨 异常接地检测装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62256521A (ja) * 1986-04-29 1987-11-09 Victor Co Of Japan Ltd 位相比較回路
JPS63276921A (ja) * 1987-02-02 1988-11-15 Matsushita Electric Ind Co Ltd Pll回路
DE69406477T2 (de) * 1993-03-01 1998-03-19 Nippon Telegraph & Telephone Phasenregelkreis mit Abtast- und Halteschaltung
GB2293062B (en) * 1994-09-09 1996-12-04 Toshiba Kk Master-slave multiplex communication system and PLL circuit applied to the system
JPH10154973A (ja) * 1996-11-22 1998-06-09 Yokogawa Electric Corp 通信装置
US6775344B1 (en) * 1999-04-02 2004-08-10 Storage Technology Corporation Dropout resistant phase-locked loop
WO2002065688A1 (fr) * 2001-02-16 2002-08-22 Fujitsu Limited Circuit d'extraction de synchronisation d'un recepteur optique utilisant une horloge de frequences dont le debit de transmission de donnees est divise par deux, et circuit adaptatif a commutation de service d'un emetteur-recepteur optique
KR100922729B1 (ko) * 2006-12-05 2009-10-22 한국전자통신연구원 직교주파수분할다중방식/직교주파수분할다중접속방식릴레이 시스템에서의 채널 추정 장치와 동기화 장치 및 그방법
JP4558028B2 (ja) 2007-11-06 2010-10-06 ザインエレクトロニクス株式会社 クロックデータ復元装置
JP5314143B2 (ja) 2009-07-24 2013-10-16 ザインエレクトロニクス株式会社 クロックデータ復元装置
JP5385718B2 (ja) * 2009-07-28 2014-01-08 ルネサスエレクトロニクス株式会社 クロックデータリカバリ回路
JP5704988B2 (ja) * 2011-03-28 2015-04-22 三菱電機株式会社 通信装置
US8839020B2 (en) * 2012-01-24 2014-09-16 Qualcomm Incorporated Dual mode clock/data recovery circuit
JP2013197836A (ja) * 2012-03-19 2013-09-30 Seiko Epson Corp 発振器及び電子機器

Also Published As

Publication number Publication date
JP6371096B2 (ja) 2018-08-08
US20170118010A1 (en) 2017-04-27
US10148418B2 (en) 2018-12-04
WO2015156077A1 (ja) 2015-10-15
CN106165299A (zh) 2016-11-23
JP2015201779A (ja) 2015-11-12

Similar Documents

Publication Publication Date Title
JP6703364B2 (ja) 受信装置
EP2658279B1 (en) Isolated system data communication
CN106165299B (zh) 接收装置
CN102594310B (zh) 用于检测信号幅值的检波器电路、转发器以及方法
KR101733660B1 (ko) 10gbase―t 시스템에서 데이터 보조 타이밍 복원을 위한 방법 및 장치
CN110784213B (zh) 失锁检测器
KR101725335B1 (ko) 클럭 및 데이터 복원 회로
JP5751290B2 (ja) データ受信装置及び受信ビット列の同一値ビット長判定方法
WO2016064535A1 (en) Signal sampling timing drift compensation
US20150333901A1 (en) High-speed serial communication receiver circuit
JP5027876B2 (ja) クロック復元装置およびクロック復元方法
US10404446B2 (en) Controlling a reference voltage for a clock and data recovery circuit
JP6371111B2 (ja) 受信装置
US9979533B2 (en) Differentiating-integrating sampling data receiver
US20040125903A1 (en) Digital phase detection with jitter filter
KR101438064B1 (ko) 다운스트림 디바이스의 송신 클럭 생성 장치
KR101512451B1 (ko) 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법
KR20160017591A (ko) 싱크의 송신 클럭 생성 장치 및 생성된 송신 클럭을 이용한 송신 방법
TWI523433B (zh) 輸入訊號電壓偵測模組及方法與相關資料傳輸系統
TW201603495A (zh) 不歸零資料鎖定偵測系統及方法
KR20140015931A (ko) 데이터 통신용 수신기
CN111903096A (zh) 通信系统、接收装置、发送间隔变更方法及计算机程序
KR20140116359A (ko) 다운스트림 디바이스의 송신 클럭 생성 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant