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CN106165101B - 半导体装置 - Google Patents

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CN106165101B
CN106165101B CN201480003200.0A CN201480003200A CN106165101B CN 106165101 B CN106165101 B CN 106165101B CN 201480003200 A CN201480003200 A CN 201480003200A CN 106165101 B CN106165101 B CN 106165101B
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gate electrode
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insulating layer
semiconductor device
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北田瑞枝
山口武司
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Shindengen Electric Manufacturing Co Ltd
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Abstract

降低由于电容的充放电导致的栅极电极的电压上升从而引起误动作的可能性。半导体装置包括：第一导电型漂移层20；与源极电极90相连接，且被安装在漂移层20上的第二导电型基极层30；以及与源极电极90相连接，贯穿基极层30从而延伸到漂移层20的第二导电型阵列层50。半导体装置包括：被安装在被设在阵列层50的上端两侧的一对第一沟槽63的内部，且被第一绝缘层62包围的一对第一栅极电极61；被设置在基极层30上，在第一绝缘层62中与阵列层50一侧反向的一侧部与该第一绝缘层62相邻接，且与源极电极90相连接的第一导电型源极区域31。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知一种半导体装置，包括：第一导电型半导体基板；在半导体基板上含有截面呈长方形的第一导电型第一半导体柱(Pillar)层和第二导电型第二半导体柱层的柱层；与半导体基板电连接的第一主电极；被形成在第一半导体柱层表面的第二导电型半导体基极(Base)层；被形成为与选择性地被扩散形成在半导体基极层表面的第一导电型半导体扩散层直接接合，且与半导体基极层电连接的第二主电极；以及由于在半导体扩散层与第一半导体柱层之间的半导体基层中形成沟道(Channel)从而在从半导体扩散层经过第一半导体柱层的区域中经由绝缘膜被形成的栅极(Gate)电极(例如，参照专利文献一的图15)。
例如，在使用两台如上所述的被公开在专利文献一的图15中那样的MOSFET半导体装置并使其进行同步整流的情况下，在对于该半导体装置的输入电容Ciss反向传输电容Crss比例较小时，由于电容的充放电导致的栅极电压上升，从而存在引起本应关闭(Off)的半导体装置却变为开启(On)状态的误操作的可能性。作为改善这一点的方法，考虑到对用于调整该输入电容Ciss以及反向传输电容Crss的栅极电极周围的绝缘层的厚度或者面积进行调整，但是一旦对这样的栅极电极周围的绝缘层的厚度或者面积进行调整，便会对阈值电压或者耐压性等其他的特性造成影响。
先行技术文献
专利文献
专利文献一日本特开2006-269720号公报
发明内容
本发明鉴于以上情况，能够降低由于电容的充放电导致的栅极电极的电压上升从而引起误操作的可能性。
本发明的半导体装置包括：
第一导电型漂移层，
在被设置在所述漂移层上的同时，与源极电极相连接的第二导电型基极层，
与所述源极电极相连接，且所述基极层从而延伸到所述漂移层的第二导电型阵列层，
被设置在所述阵列层的上端两侧所设有的一对第一沟槽的内部，且被第一绝缘层包围的一对第一栅极电极，
被设置在所述基极层中，在所述第一绝缘层中的所述阵列层侧的反向侧的侧部上与该第一绝缘层相邻接，且与所述源极电极相连接的第一导电型源极区域。
在本发明的半导体装置中，
所述阵列层与所述漂移层在水平方向上被交替重复，从而形成超级结结构亦可。
本发明的半导体装置还包括：
在水平方向上处于一对所述第一栅极电极之间，被设置在所述阵列层内所设有的第二沟槽的内部，且被第二绝缘层包围的第二栅极电极亦可。
在本发明的半导体装置中，
所述阵列层被设置多个，
本发明的半导体装置还包括：被设置在相邻接的两个所述阵列层之间，且被设置在从所述源极区域延伸到所述漂移层的第三沟槽的内部，被第三绝缘层包围的第三栅极电极亦可。
在本发明的半导体装置中，
所述阵列层被设置多个，
本发明的半导体装置还包括：在水平方向上处于一对所述第一栅极电极之间，被设置在所述阵列层内所设有的第二沟槽的内部，且被第二绝缘层包围的第二栅极电极，
被设置在相邻接的两个所述阵列层之间，且被设置在从所述源极区域延伸到所述漂移层的第三沟槽的内部，被第三绝缘层包围的第三栅极电极亦可。
在本发明的半导体装置中，
所述第二绝缘层与所述第二栅极电极被设置多个亦可。
在本发明的半导体装置中，
所述第三绝缘层与所述第三栅极电极被设置多个亦可。
在本发明的半导体装置中，
所述第二绝缘层与所述第二栅极电极被设置多个，且所述第三绝缘层与所述第三栅极电极被设置多个亦可。
在本发明的半导体装置中，
所述第一沟槽的所述阵列层侧的侧面被设置在该阵列层内，
所述第一沟槽的所述阵列层的相反侧的侧面被设置在所述源极区域，所述基极层以及所述漂移层内亦可。
发明效果
所谓的反向传输电容Crss和栅极电位与漏极电位之间的电容Cgd不相同，所谓的输入电容Ciss是栅极电位与漏极电位之间的电容Cgd加上栅极电位与源极电位之间的电容Cgs的值。这一点，根据本发明，将变为栅极电位的第一栅极电极包围的第一绝缘层被设置在与源极电极相连接从而变为源极电位的阵列(Column)层的上端两侧。另外，与栅极电位第一栅极电极相连接的第一绝缘层在阵列层的反向侧的侧部，和与源极电极相连接从而变为源极电位的源极区域以及基极层相连接。因此，基本不会对栅极电位与漏极电位之间的电容Cgd造成影响，且能够使栅极电位与源极电位之间的电容Cgs增加，因此，便能够基本不使反向传输电容Crss增加且使输入电容Ciss增加。因此，能够增大输入电容Ciss相对于反向传输电容Crss的比例，从而能够降低由于电容的充放电导致的栅极电极的电压上升从而引起误操作的可能性。
简单附图说明
【图1】图1是显示本发明第一实施方式涉及的半导体装置的截面的侧截面图。
【图2】图2是对本发明第一实施方式涉及的半导体装置从上方观看的上方平面图，且是省略源极电极和第一层间绝缘膜的上方平面图。
【图3】图3是用于说明本发明第一实施方式涉及的半导体装置的制造工序的一个示例的侧截面图。
【图4】图4是显示本发明第二实施方式涉及的半导体装置的截面的侧截面图。
【图5】图5是显示本发明第二实施方式的变形例涉及的半导体装置的截面的侧截面图。
【图6】图6是显示本发明第三实施方式涉及的半导体装置的截面的侧截面图。
【图7】图7是对本发明第三实施方式涉及的半导体装置从上方观看的上方平面图，且是省略源极电极和第一层间绝缘膜的上方平面图。
【图8】图8是显示本发明第三实施方式的变形例涉及的半导体装置的截面的侧截面图。
【图9】图9是显示本发明第四实施方式涉及的半导体装置的截面的侧截面图。
【图10】图10是显示本发明第四实施方式的变形例涉及的半导体装置的截面的侧截面图。
【图11】图11是用于对在本发明第一实施方式和第二实施方式涉及的半导体装置中的电容Cgd以及电容Cgs进行说明的侧截面图。
具体实施方式
第一实施方式
《结构》
以下，将参照附图对本发明涉及的半导体装置的第一实施方式进行说明。这里，图1至图3是用于对本发明第一实施方式进行说明的图。
本实施方式的半导体装置例如是纵型功率(Power)MOSFET。以下将使用纵型功率MOSFET作为半导体装置进行说明，但必须注意这仅仅是半导体装置的一个示例而已。
如图1所示，本实施方式的半导体装置包括：高杂质浓度的n型(对应权利要求范围中的“第一导电型”)半导体基板10；被形成在高杂质浓度的n型半导体基板10上的低杂质浓度的n型漂移层(Drift)20；被设置在漂移层20上的p型(对应权利要求范围中的“第二导电型”)的基极层30；以及贯穿p型基极层30从而延伸直到n型漂移层20的p型阵列层50。另外，在本实施方式中，采用n型为“第一导电型”，p型为“第二导电型”的形式进行说明，但是并不仅限定于此，也可以采用p型为“第一导电型”，n型为“第二导电型”的形式。
另外，在本实施方式中，无论采用哪种制造方法，都将与源极电极90相连接从而延伸直到比基极层30的下端更下方的全部的层称为阵列层50。因此，(例如通过使p型半导体层(Epitaxial)外延生长，或者使其扩散从而形成基极层30以及阵列层50的上部)假设即便通过实行相同的处理从而形成基极层30与阵列层50的上部，也不会将阵列层50的上部称为“基极层30”，而始终是作为构成“阵列层50”的一部分。
在p型阵列层50的上端两侧设有一对第一沟槽(Trench)63，在该第一沟槽63的内部设置有被第一绝缘层62包围的第一栅极电极61。因此，在本实施方式中，如图1所示，一对第一栅极电极61被设置在p型阵列层50的上端两侧。另外，第一栅极电极61作为控制电极发挥性能，该电位为栅极电位。
在本实施方式中，第一层间绝缘膜66被形成在第一栅极电极61以及第一绝缘层62的上表面。本实施方式的第一栅极电极61、第一绝缘层62以及第一层间绝缘膜66在从上方观看时是被形成为条纹(Stripe)状的(有关第一栅极电极61以及第一绝缘层62的请参照图2)。另外，图1与将图2沿着直线I-I切断的截面相对应。另外，能够使用二氧化硅(SiO2)等作为第一绝缘层62以及第一层间绝缘膜66。
如图1所示，在本实施方式中，p型阵列层50与n型漂移层20在水平方向上被交替重复，从而形成超级结(SuperJunction)的结构。即，p型阵列层50的载流子(Carrier)数量，与位于被夹在邻接的两个p型阵列层50之间的区域中的n型漂移层20内的载流子数量相同。另外，p型阵列层50在从上方观看时是被形成为条纹状的(参照图2)。
如图1所示，在基极层30中，在第一绝缘层62中的p型阵列层50侧的反向侧的侧部上端且与该第一绝缘层62相邻接的位置上，设有高杂质浓度的n型源极区域31。另外，如图2所示，在p型基极层30的上表面的一部分中，形成有比基极层30杂质浓度更高的p型欧姆(Ohmic)区域32。另外，在p型阵列层50的上表面的一部分中，形成有比阵列层50杂质浓度更高的p型欧姆区域52。
在n型源极区域31、p型欧姆区域32、p型欧姆区域52以及第一层间绝缘膜66的上方设置有第一主电极源极电极90。另外，在n型半导体基板10的下表面设置有第二主电极漏极(Drain)电极95。
在本实施方式中，n型源极区域31、p型欧姆区域32以及p型欧姆区域52与源极电极90相连接从而变为源极电位。另外，通过p型欧姆区域32与源极电极90相连接，p型基极层30全部变为源极电位。另外，通过p型欧姆区域52与源极电极90相连接，p型阵列层50全部变为源极电位。另外，n型半导体基板10与漏极电极95相连接，n型半导体基板10以及n型漂移层20变为漏极电位。
在本实施方式中，如图1所示，第一沟槽63内的第一绝缘层62的阵列层50一侧的侧面被设置在该阵列层50的内部，第一沟槽63内的第一绝缘层62的阵列层50的反向侧的侧面是被设置在源极区域31、基极层30以及漂移层20的内部。更具体而言，第一沟槽63内的第一绝缘层62的下表面横穿阵列层50与漂移层20，于是，第一绝缘层62的阵列层50一侧的侧面被设置在该阵列层50的内部、第一绝缘层62的阵列层50的反向侧的侧面被设置在源极区域31、基极层30以及漂移层20的内部。
《制造方法》
接着，主要采用图3对本实施方式的半导体装置的制造方法的一个示例简要地进行说明。
首先，使在高杂质浓度的n型半导体基板10上变为漂移层20的低杂质浓度n型半导体层外延成长(参照图3(a))。接着，采用未作图示的蚀刻掩模(EtchingMask)，从而在指定的区域中形成沟槽53。之后，使用外延成长法，将沟槽53埋入从而形成构成阵列层50的一部分的p型半导体层。
接着，在未作图示的周边结构区域的一部分中形成掩模(Masking)，且在将p型杂质进行离子(Ion)注入后，通过热扩散，从而形成基极层30(参照图3(b))。接着，采用未作图示的蚀刻掩模，从而在阵列层50的两侧形成条纹状的第一沟槽63。之后，在沟槽的内圆周面上形成作为第一绝缘层62的绝缘层(二氧化硅(SiO2)等)。之后，在该绝缘层上将作为第一栅极电极61的多晶硅(Polysilicon)等的导电材料形成薄膜。
接着，通过在所需的位置上形成掩模，将n型杂质进行离子注入从而沿着第一沟槽63形成元件区域31。接着，通过在基极层30以及阵列层50的一部分中进行适当的离子注入从而形成欧姆区域32，52。
接着，通过采用LP-CVD等方法形成由二氧化硅(SiO2)等构成的绝缘膜，从而在栅极电极61上形成第一层间绝缘膜66(参照图3(c))。之后，在上表面装载源极电极90。另外，在下表面装载漏极电极95。
《效果》
接着，将关于通过上述结构所构成的本实施方式所达成的效果，以及尚未提及的效果或者特别重要的效果进行说明。
所谓的反向传输电容Crss和栅极电位与漏极电位之间的电容Cgd不相同，所谓的输入电容Ciss是栅极电位与漏极电位之间的电容Cgd加上栅极电位与源极电位之间的电容Cgs的值。
即，显示为
反向传输电容Crss＝Cgd
输入电容Ciss＝Cgd+Cgs
在本实施方式中，如图1所示，变为栅极电位的第一栅极电极61经由第一绝缘层62被设置在阵列层50的上端两侧，该阵列层50经由p型欧姆区域52与源极电极90相连接从而变为源极电位。另外，与变为栅极电位的第一栅极电极61相连接的第一绝缘层62在阵列层50侧的反向侧的侧部，和与源极电极90相连接从而变为源极电位的源极区域31以及经由欧姆区域32与源极电极90相连接从而变为源极电位的基极层相30连接。因此，基本不会对栅极电位与漏极电位之间的电容Cgd造成影响，且能够使栅极电位与源极电位之间的电容Cgs增加，因此，便能够基本不使反向传输电容Crss增加且使输入电容Ciss增加。
关于这一点，采用图11进行说明时，根据本实施方式，根据本实施方式，通过将变为栅极电位的第一栅极电极61设置在变为源极电位的阵列层50的上端两侧，从而能够在第一栅极电极61的阵列层50一侧设置栅极电位与源极电位之间的电容Cgs，且能够使该电容Cgs增加。与此相对，由于通过设置这样的第一栅极电极61从而增加的栅极电位与漏极电位之间的电容Cgd是被形成在第一栅极电极61与变为漏极电位的漂移层20之间，因此其增加量比电容Cgs的增加量更少。因此，基本不会对栅极电位与漏极电位之间的电容Cgd造成影响，且能够使栅极电位与源极电位之间的电容Cgs增加，因此，便能够基本不使反向传输电容Crss增加且使输入电容Ciss增加。因此，根据本实施方式，能够增大输入电容Ciss相对于反向传输电容Crss的比例，从而能够降低由于电容的充放电导致的第一栅极电极61的电压上升从而引起误操作的可能性。
这一点，例如在使用两台如上所述的被公开在专利文献一的图15中那样的MOSFET半导体装置并使其进行同步整流的情况下，在该半导体装置的输入电容Ciss相对于反向传输电容Crss的比例较小时，由于电容的充放电(例如漏极电位升高时)导致的栅极电压上升，导致存在本应关闭的MOSFET却变为开启状态从而产生直通电流的误操作的可能性。与此相对，根据本实施方式，由于能够增大输入电容Ciss相对于反向传输电容Crss的比例，因此能够降低引起这样的误操作的可能性。
另外，能够容易地对本实施方式涉及的电容进行设定。而且，由于不需要对用于调整该输入电容Ciss以及反向传输电容Crss的栅极电极周围的绝缘层的厚度或者面积进行调整，因此便不会对阈值电压或者耐压性等其他的特性造成影响，且导通电阻也不会增加。
另外，根据本实施方式，由于在阵列层50的上端两侧设有第一绝缘层62，因此硼(Boron)等的杂质变得难以从阵列层50向与第一沟槽63的阵列层50的反向侧的基极层30扩散。因此，便能够容易地制造具有由晶胞构成的超级结结构的半导体装置。
将关于此点进行说明。在如专利文献一的图15中那样的结构中，在将单元进行微晶化的情况下，与本实施方式的阵列层50相对应的柱层与栅极电极之间的距离变得非常接近。当柱层与栅极电极之间的距离像这样变得非常接近时，根据经验，受到从柱层被扩散的硼等杂质所造成的影响，导致阈值电压产生变动。因此，在如专利文献一的图15中那样的结构中会产生难以对单元进行微晶化的情况。与此相对，在本实施方式中，在如上所述的阵列层50的上端两侧设有第一绝缘层62。因此，硼等杂质不会从该阵列层50扩散，便能够不对阵列层50的反向侧的基极层30的杂质浓度造成影响。因此，即便对单元进行微晶化也能够防止阈值电压产生变动，便能够容易地制造具有由晶胞(Cell)构成的超级结结构的纵型功率MOSFET等的半导体装置。
另外，根据本实施方式，即便采用超级结结构也能够抑制在关闭开关(Switch)时产生浪涌(Surge)电压的情况。将关于此点进行说明。在具有超级结结构的装置(Device)中，由于阵列层与漂移层之间的结电容Cds变大，导致开关操作时的电荷的释放量增多，且产生急剧变化。因此，在具有超级结结构的半导体装置中存在当关闭开关时容易产生浪涌电压的问题。与此相对，根据本实施方式，由于能够如上所述地使输入电容Ciss增大，因此在关闭开关时，即，在将栅极电压设置为0或者负电位时，由于大输入电容Ciss使得开关速度(Speed)减速，因此能够防止电荷急剧变化。因此，根据本实施方式，即便采用超级结结构也能够使得在关闭开关时难以产生浪涌电压。
第二实施方式
接着，将主要采用图4，图5以及图11对本发明的第二实施方式进行说明。
第二实施方式除了第一实施方式中的第一栅极电极61以及第一绝缘层62，还在处于水平方向上的一对第一栅极电极61之间的阵列层50内设置了被第二绝缘层72包围的第二栅极电极71。该第二绝缘层72以及第二栅极电极71被设置在被形成在阵列层50内的第二沟槽73的内部。另外，第二栅极电极71也变为栅极电位。
另外，在本实施方式中，第二层间绝缘膜76被形成在第二栅极电极71以及第二绝缘层72的上表面。另外，本实施方式中的第二栅极电极71，第二绝缘层72以及第二层间绝缘膜76在从上方观看时是被形成为条纹状的。
在第二实施方式中，其他的结构基本与第一实施方式相同。在第二实施方式中，对与第一实施方式相同的部分用相同的符号表示，且省略详细说明。
本实施方式也能够起到与第一实施方式相同的效果。由于在第一实施方式中已作了详细说明，因此在本实施方式中仅对特有的效果进行说明。
如图4所示，在本实施方式中，被第二绝缘层72包围，且变为栅极电位的第二栅极电极71被设置在阵列层50内。如上所述，阵列层50经由欧姆区域52与源极电极90相连接从而变为源极电位。因此，通过设置这样的第二栅极电极71以及第二绝缘层72，便能够仅使栅极电位与源极电位之间的电容Cgs增加。
关于这一点，采用图11进行说明时，根据本实施方式，根据本实施方式，通过将变为栅极电位的第二栅极电极71设置在变为源极电位的阵列层50内，从而能够在阵列层50与第二栅极电极71之间设定栅极电位与源极电位之间的电容Cgs，便能够使该电容Cgs增加。与此相对，即便设置这样的第二栅极电极71也不会增加栅极电位与漏极电位之间的电容Cgd。因此，不会对栅极电位与漏极电位之间的电容Cgd造成影响，且能够仅使栅极电位与源极电位之间的电容Cgs增加，因此，便能够不使反向传输电容Crss增加且仅使输入电容Ciss增加。因此，根据本实施方式，能够更有效地增大输入电容Ciss相对于反向传输电容Crss的比例，从而能够降低由于电容的充放电导致的栅极电极的电压上升而引起误操作的可能性。
另外，本实施方式也不会对阈值电压或者耐压性等其他的特性造成影响，另外，不会使导通电阻增加，且能够容易地进行涉及电容的设定。
另外，在本实施方式中，即便与第一实施方式相比较也能够更有效地增大输入电容Ciss，因此采用超级结结构也能够抑制在关闭开关时产生浪涌电压的情况。
另外，在图4中，虽然第二绝缘层72与第二栅极电极71作为一个整体在一对第一栅极电极61之间只被设置一个，而如图5所示，在一对第一栅极电极61之间第二绝缘层72与第二栅极电极71作为一个整体被设置多个亦可。通过这样地第二绝缘层72与第二栅极电极71作为一个整体被设置多个，能够容易地使经由第二绝缘层72从而变为栅极电位的第二栅极电极71与阵列层50之间的总面积增加，且能够使栅极电位与源极电位之间的电容Cgs进一步增加。因此，能够进一步增大输入电容Ciss相对于反向传输电容Crss的比例，从而能够进一步降低由于电容的充放电导致的栅极电极的电压上升从而引起误操作的可能性。另外，即便采用超级结结构也能够更加切实地抑制在关闭开关时产生浪涌电压的情况。
第三实施方式
接着，将主要采用图6至图8对本发明的第三实施方式进行说明。
第三实施方式除了第一实施方式中的第一栅极电极61以及第一绝缘层62，还在相邻接的两个阵列层50之间，设置了被第三绝缘层82包围的第三栅极电极81。该第三绝缘层82以及第三栅极电极81被设置在从源极区域31延伸到漂移层20的第三沟槽83的内部。另外，第三栅极电极81也变为栅极电位。
另外，在本实施方式中，第三层间绝缘膜86被形成在第三栅极电极81以及第三绝缘层82的上表面。另外，本实施方式的第三栅极电极81、第三绝缘层82以及第三层间绝缘膜86在从上方观看时是被形成为条纹状的(有关第三栅极电极81以及第三绝缘层82的请参照图7)。另外，图6与将图7沿着直线VI-VI切断的截面相对应。
在第三实施方式中，其他的结构基本与第一实施方式相同。在第三实施方式中，对与第一实施方式相同的部分用相同的符号表示，且省略详细说明。
本实施方式也能够起到与第一实施方式相同的效果。由于在第一实施方式中已作了详细说明，因此在本实施方式中仅对特有的效果进行说明。
根据本实施方式，由于能够通过增加第三栅极电极81使得沟道宽度增大，从而能够降低导通电阻。
另外，在图6中，虽然在相邻接的两个阵列层50之间第三绝缘层82与第三栅极电极81作为一个整体只被设置一个，而如图8所示，在相邻接的两个阵列层50之间第三绝缘层82与第三栅极电极81做为一个整体被设置多个亦可。通过这样地第三绝缘层82与第三栅极电极81作为一个整体被设置多个，由于经由第三绝缘层82相连接的基极层30的面积增加使得沟道宽度增大，从而能够进一步降低导通电阻。
第四实施方式
接着，将主要采用图9以及图10对本发明的第四实施方式进行说明。
第四实施方式是将第二实施方式与第三实施方式相结合而得到的。即，除了第一实施方式中的第一栅极电极61以及第一绝缘层62，还在处于水平方向上的一对第一栅极电极61之间的阵列层50内设置了被第二绝缘层72包围的第二栅极电极71，且在相邻接的两个阵列层50之间，设置了被第三绝缘层82包围的第三栅极电极81。而且，第二绝缘层72以及第二栅极电极71被设置在被形成在阵列层50内的第二沟槽73的内部，且第三绝缘层82以及第三栅极电极81被设置在从源极区域31延伸到漂移层20的第三沟槽83的内部。另外，第二栅极电极71以及第三栅极电极81都变为栅极电位。
另外，在本实施方式中，第二层间绝缘膜76被形成在第二栅极电极71以及第二绝缘层72的上表面。而且，本实施方式中的第二栅极电极71，第二绝缘层72以及第二层间绝缘膜76在从上方观看时是被形成为条纹状的。另外，第三层间绝缘膜86被形成在第三栅极电极81以及第三绝缘层82的上表面。而且，本实施方式中的第三栅极电极81，第三绝缘层82以及第三层间绝缘膜86在从上方观看时是被形成为条纹状的。
在第四实施方式中，其他的结构基本与第一实施方式相同。在第四实施方式中，对与第一实施方式相同的部分用相同的符号表示，且省略详细说明。
本实施方式也能够起到与第一实施方式相同的效果。由于在第一实施方式中已作了详细说明，因此在本实施方式中仅对特有的效果进行说明。
在本实施方式中，除了被第一绝缘层62包围且变为栅极电位的第一栅极电极61，还设有被第二绝缘层72包围且变为栅极电位的第二栅极电极71，以及被第三绝缘层82包围且变为栅极电位的第三栅极电极81。并且，通过如第二实施方式所述那样地设置第二栅极电极71，便能够仅使栅极电位与源极电位之间的电容Cgs增加。另外，通过如第三实施方式所述那样地设置第三栅极电极81，由于能够使得沟道宽度增大，从而能够降低导通电阻。因此，根据本实施方式，能够与第二实施方式相同程度地降低由于电容的充放电导致的栅极电极的电压上升从而引起误操作的可能性，且能够与第三实施方式相同程度地降低导通电阻。
另外，本实施方式也不会对阈值电压或者耐压性等其他的特性造成影响，另外，也不会使导通电阻增加，且能够容易地进行涉及电容的设定。
另外，在本实施方式中，由于能够与第二实施方式相同程度地增大输入电容Ciss，因此采用超级结结构也能够抑制在关闭开关时产生浪涌电压的情况。
另外，在图9中，虽然第二绝缘层72与第二栅极电极71作为一个整体在一对第一栅极电极61之间只被设置一个，第三绝缘层82与第三栅极电极81作为一个整体在相邻接的两个阵列层50之间只被设置一个，但不仅限于此，第二绝缘层72与第二栅极电极71作为一个整体在一对第一栅极电极61之间被设置多个亦可，第三绝缘层82与第三栅极电极81作为一个整体在相邻接的两个阵列层50之间被设置多个亦可。另外，如图10所示，第二绝缘层72与第二栅极电极71作为一个整体在一对第一栅极电极61之间被设置多个，且第三绝缘层82与第三栅极电极81作为一个整体在相邻接的两个阵列层50之间被设置多个亦可。
通过这样地第二绝缘层72与第二栅极电极71作为一个整体被设置多个，能够进一步增大输入电容Ciss相对于反向传输电容Crss的比例，从而能够更进一步降低由于电容的充放电导致的栅极电极的电压上升从而引起误操作的可能性。另外，即便采用超级结结构也能够更进一步切实地抑制在关闭开关时产生浪涌电压的情况。另外，能够进一步降低导通电阻。
最后，上述各实施方式的记载以及附图的公开只是用于对专利权利要求范围中所记载的发明进行说明的一个示例，并不仅限于被记载于上述实施方式的记载以及附图所公开的发明。
符号说明
20 漂移层
30 基极层
50 柱层
61 第一栅极电极
62 第一绝缘层
63 第一沟槽
71 第二栅极电极
72 第二绝缘层
73 第二沟槽
81 第三栅极电极
82 第三绝缘层
83 第三沟槽
90 源极电极

Claims (5)

1.一种半导体装置，其特征在于，包括：
第一导电型漂移层，
在被设置在所述漂移层上的同时，与源极电极相连接的第二导电型基极层，
与所述源极电极相连接，且所述基极层从而延伸到所述漂移层的第二导电型阵列层，
被设置在所述阵列层的上端两侧所设有的一对第一沟槽的内部，且被第一绝缘层包围的一对第一栅极电极，
被设置在所述基极层中，在所述第一绝缘层中的所述阵列层侧的反向侧的侧部上与该第一绝缘层相邻接，且与所述源极电极相连接的第一导电型源极区域，以及
在水平方向上处于一对所述第一栅极电极之间，被设置在所述阵列层内所设有的第二沟槽的内部，且被第二绝缘层包围的第二栅极电极，
其中，
所述第二绝缘层与所述第二栅极电极作为一个整体被设置多个，
所述第一沟槽的所述阵列层侧的侧面被设置在该阵列层内。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述阵列层与所述漂移层在水平方向上被交替重复，从而形成超级结结构。
3.根据权利要求1或2中任一项所述的半导体装置，其特征在于，还包括：
第三栅极电极，
其中，所述阵列层被设置多个，
所述第三栅极电极被设置在相邻接的两个所述阵列层之间，且被设置在从所述源极区域延伸到所述漂移层的第三沟槽的内部，被第三绝缘层包围。
4.根据权利要求3所述的半导体装置，其特征在于：
其中，所述第三绝缘层与所述第三栅极电极作为一个整体被设置多个。
5.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一沟槽的所述阵列层的相反侧的侧面被设置在所述源极区域，所述基极层以及所述漂移层内。
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