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CN106129030A - 半导体芯片封装构件 - Google Patents

半导体芯片封装构件 Download PDF

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Abstract

本发明公开了一种半导体芯片封装构件，以提高散热效能。其中该半导体封装构件包含：基板，具有芯片安装面；多个焊接垫，设于该芯片安装面上；第一虚设接垫，设于该芯片安装面上；第二虚设接垫，与该第一虚设接垫间隔开，并且设于该芯片安装面上；防焊屏蔽，设于该芯片安装面上，并部分覆盖该多个焊接垫中的每个焊接垫、该第一虚设接垫与该第二虚设接垫；芯片封装，安装在该芯片安装面上，并透过设于该焊接垫上的多个锡球电连接该基板；分立元件，设于该芯片封装与该基板之间，该分立元件具有第一连接端与第二连接端；第一焊锡，将该第一连接端、该第一虚设接垫与该芯片封装连接起来；以及第二焊锡，将该第二连接端、该第二虚设接垫与该芯片封装连接起来。

Description

半导体芯片封装构件
技术领域
本发明涉及封装技术领域，尤其涉及一种半导体芯片封装构件，具有较佳的散热效能。
背景技术
过去形成半导体芯片封装构件的方法中，芯片(或芯片封装)透过焊料接合电连接到封装基板。芯片放置在封装基板上并对准放置位点，使得焊球对准基板上的接垫或预焊料。基板通常由有机材料或层压材料组成。后续再利用加热回焊，形成芯片与封装基板之间的电连接。
对于芯片封装，有电气性能和散热控制两大挑战。在电气性能方面，芯片封装必须维持信号完整性和半导体元件的操作频率。在散热控制的方面，则要求芯片封装能有效消散由半导体芯片产生的热。
通常，会利用导热胶将散热器或散热盖黏贴在基板和芯片上。上述散热器或散热盖通常由高导热性材料制成，并且具有基本上与封装基板相同的尺寸。散热器的目的是分散操作期间所产生的热，以降低封装构件内的应力。
随着半导体技术的飞速发展，芯片上的输入/输出(I/O)垫的数量急剧增加，且芯片消耗的功率也增加。仅靠安装在覆晶芯片的非主动面上的散热器已无法有效地消散来自芯片(或芯片封装的基板侧)主动面的热。因此，有必要在该技术领域中提供一种具有较佳散热效能的芯片封装构件。
发明内容
有鉴于此，本发明实施例提供了一种半导体芯片封装构件，具有较佳的散热效能。
本发明提供了一种半导体芯片封装构件，包含有：基板，具有芯片安装面；
多个焊接垫，设于该芯片安装面上；第一虚设接垫，设于该芯片安装面上；第二虚设接垫，与该第一虚设接垫间隔开，并且设于该芯片安装面上；防焊屏蔽，设于该芯片安装面上，并部分覆盖该多个焊接垫中的每个焊接垫、该第一虚设接垫与该第二虚设接垫；芯片封装，安装在该芯片安装面上，并透过设于该多个焊接垫上的多个锡球电连接该基板；分立元件，设于该芯片封装与该基板之间，该分立元件具有第一连接端与第二连接端；第一焊锡，将该第一连接端、该第一虚设接垫与该芯片封装连接起来；以及第二焊锡，将该第二连接端、该第二虚设接垫与该芯片封装连接起来。
其中，该第一连接端经由该第一焊锡电连接至该芯片封装上的第一接垫。
其中，该第二连接端经由该第二焊锡电连接至该芯片封装上的第二接垫。
其中，该第一接垫对准该第一虚设接垫，和/或，该第二接垫对准该第二虚设接垫。
其中，该第一接垫未对准该第一虚设接垫，和/或，该第二接垫未对准该第二虚设接垫。
其中，该分立元件包含基板侧电容、解耦电容、电阻或电感。
其中，在该防焊屏蔽中另设有沟槽，介于该第一虚设接垫与该第二虚设接垫之间。
其中，该芯片封装包含：具有主动面的半导体芯片，围绕该半导体芯片的成型模料和设于该主动面上以及该成型模料上的重布线层结构。
其中，该重布线层结构包含有至少一个介电层、至少一个金属层、重布接垫、该第一接垫与该第二接垫。
其中，该介电层中另设有沟槽，介于该第一接垫与该第二接垫之间。
其中，该芯片封装为多芯片封装，该多芯片封装包含有重布线层结构、成型模料和至少两个并排设置在该重布线层结构上的半导体芯片，该成型模料覆盖该至少两个半导体芯片以及该重布线层结构。
其中，该芯片封装为封装上封装，该封装上封装包含有下芯片封装以及上芯片封装，该上芯片封装堆叠在该下芯片封装上。
其中，该封装上封装包含对应该下芯片封装的重布线层结构，该第一焊锡与该第二焊锡电连接至该重布线层结构，以及该封装上封装还包含成型模料，该成型模料覆盖该下芯片封装内的芯片以及该重布线层结构的表面。
本发明的有益效果是：
以上的半导体芯片封装构件，芯片封装产生的热，可以经由焊锡及分立元件有效的传导至封装基板，以达到散热目的。
附图说明
所附附图用以方便对本发明更进一步的了解，其构成本说明书的一部分。所附附图与说明书内容一同阐述本发明实施例，这样有助于解释本发明的原理原则。在附图中：
图1为依据本发明例示的实施例所绘示的半导体芯片封装构件的横截面示意图；
图2至图4例示封装基板上的散热(虚设)接垫与基板侧(land side)电容的其它不同配置；
图5是依据本发明另一例示性实施例所绘示的半导体芯片封装构件的横截面示意图；及
图6是依据本发明又另一例示性实施例所绘示的半导体芯片封装构件的横截面示意图。
具体实施方式
在下文中，将参照附图说明细节，该些附图中之内容亦构成说明书细节描述的一部分，并且以可实行该实施例之特例描述方式来绘示。
下文实施例已描述足够的细节以使本领域技术人员得以具以实施。当然，亦可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文之细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1，其为依据本发明例示的实施例所绘示的半导体芯片封装构件的横截面示意图。如图1所示，半导体芯片封装构件1可以包含芯片封装100，透过呈阵列排列的锡球250，直接安装在封装基板200的芯片安装面200a上。
根据本发明例示的实施例，芯片封装100可以包含被成型模料12所包覆环绕的半导体芯片10。半导体芯片10的主动面10a上分布有多个输入/输出(I/O)垫102，该多个输入/输出(I/O)垫102未被成型模料12所覆盖。根据本发明例示的实施例，所述主动面10a朝下面向封装基板200。半导体芯片10的非主动面10b可以被成型模料12所覆盖，但不限于此。
根据本发明例示的实施例，围绕在半导体芯片10周围的成型模料12的表面大致上与主动面10a齐平。在周围的成型模料12与主动面10a上，形成有重布线层(RDL)结构20，藉此扇出I/O垫102。重布线层结构20包含有至少一个介电层120、至少一个金属层110以及位于芯片封装100的基板侧(land side)的重布接垫(redistributed pad)112。
设置于封装基板200的焊接垫212上的锡球250建立起芯片封装100与封装基板200之间的电连接。上述配置也就是已知的扇出晶圆级封装(fan-out waferlevel package，FOWLP)配置。
需理解的是，图1中显示的芯片封装100的结构仅为例示说明。在某些其它实施例中，芯片封装100可以被未封装的硅芯片或晶粒(die)所取代。在某些其它实施例中，芯片封装100可以由多晶粒的芯片封装取代，例如，由扇出晶圆级封装或其它类型的芯片封装所取代。
在某些实施例中，锡球250之间还可以施以环氧树脂或树脂类底胶(图未示)。在某些实施例中，锡球250可以由铜柱(copper pillar)等连接结构所取代。在某些实施例中，封装基板200可以由印刷电路板(PCB)所取代。
根据本发明例示的实施例，半导体芯片封装构件1另包含有至少一个分立元件(discrete device)150，安装在芯片封装100的基板侧。例如，分立元件150包含但不限于：基板侧电容、解耦电容、电阻或电感。
根据本发明例示的实施例，分立元件150，例如基板侧电容，具有第一连接端151与第二连接端152，经由重布线层结构20分别电耦合至VSS与VDD电压。根据本发明例示的实施例，第一连接端151与第二连接端152可藉由焊锡(solder)154分别连接至重布线层结构20中的对应接垫111。
根据本发明例示的实施例，透过焊锡154，分立元件150的第一连接端151与第二连接端152还电连接至封装基板200的对应接垫211。所述接垫211用于散热，且可以是虚设接垫(dummy pad)或称为无功能接垫，此处的虚设接垫可以指该接垫不与封装基板上的线路电连接。例如，虚设接垫211可以是完全与封装基板200上的金属绕线电性隔离，但不限于此。
根据本发明例示的实施例，虚设接垫211及焊接垫212可以部分被防焊屏蔽202所覆盖。例如，防焊屏蔽202可以覆盖各个虚设接垫211及各个焊接垫212的外围区域，而显露出各个虚设接垫211及各个焊接垫212的中央区域。
藉由提供这样的配置，芯片封装100产生的热，可以经由焊锡154及分立元件150有效的传导至封装基板200，以达到散热目的。
图2至图4例示封装基板200上的散热(虚设)接垫211与基板侧电容的其它不同配置。为简化说明，图中仅显示出半导体芯片封装构件的一些部件，例如，重布线层结构20、封装基板200的上半部，以及分立元件150。
如图2所示，芯片封装100上的重布线层结构20的接垫111对准封装基板200上的虚设接垫211。参考图2，此处的对准可以是指接垫111靠近分立元件150中心线的一侧壁与虚设接垫211中靠近分立元件150中心线(或沟槽202a)的一侧壁对齐。为了避免焊锡154的溢流，在两个焊接垫211之间的防焊屏蔽202上，可以另提供有凹陷处或沟槽202a。若有施加底胶，沟槽202a即被底胶所填满。
如图3所示，芯片封装100上的重布线层结构20的接垫111同样对准封装基板200上的虚设接垫211。为了避免焊锡154的溢流，在两个接垫111之间的介电层120上，可以另提供凹陷处或沟槽120a。若有施加底胶，沟槽120a即被底胶所填满。
如图4所示，芯片封装100上的重布线层结构20的接垫111未对准封装基板200上的虚设接垫211，而有一些错位。例如，接垫111靠近分立元件150中心线的一侧壁与对应的虚设接垫211中靠近分立元件150中心线的一侧壁之间存在一偏置距离。藉由增加虚设接垫211之间的距离，可以避免焊锡154的溢流。
图5绘示的是本发明另一例示性实施例，其中相同的区域、层或元件仍沿用相同的符号来表示。如图5所示，根据本发明另一例示的实施例，提供的是一半导体芯片封装构件1a，其包含多芯片封装100a，具有至少两个半导体芯片30、40并排设置在重布线层结构20上。半导体芯片30、40分别在其主动面上设置有多个I/O垫302及I/O垫402。
同样的，在成型模料12的表面与半导体芯片30、40的主动面上，形成有重布线层结构20，藉此扇出I/O垫302及402。重布线层结构20包含有至少一个介电层120、至少一个金属层110以及位于多芯片封装100a的基板侧的重布接垫112。
半导体芯片封装构件1a另包含有至少一个分立元件150，安装在多芯片封装100a的基板侧。例如，分立元件150包含但不限于：基板侧电容、解耦电容、电阻或电感。
根据本发明另一例示的实施例，分立元件150，例如基板侧电容，同样具有第一连接端151与第二连接端152，经由重布线层结构20分别电耦合至VSS与VDD电压。根据本发明另一例示的实施例，第一连接端151与第二连接端152可藉由焊锡154分别连接至重布线层结构20中的对应接垫111。
根据本发明另一例示的实施例，透过焊锡154，分立元件150的第一连接端151与第二连接端152还电连接至封装基板200的对应接垫211。所述接垫211用于散热，且可以是虚设的接垫。例如，虚设接垫211可以是完全与封装基板200上的其它金属绕线电性隔离，但不限于此。
根据本发明另一例示的实施例，虚设接垫211及焊接垫212可以部分被一防焊屏蔽202所覆盖。例如，防焊屏蔽202可以覆盖各个虚设接垫211及各个焊接垫212的外围区域，而显露出各个虚设接垫211及各个焊接垫212的中央区域。
藉由提供这样的配置，多芯片封装100a产生的热，可以经由焊锡154及分立元件150有效的传导至封装基板200，以达到散热目的。
图6绘示的是本发明又另一例示性实施例，其中相同的区域、层或元件仍沿用相同的符号来表示。如图6所示，根据本发明又另一例示的实施例，提供的是半导体芯片封装构件1b，其包含下芯片封装(lower chip package)100b，具有至少一个半导体芯片50，设置在下重布线层结构20a上。半导体芯片50在其主动面上设置有多个I/O垫502。下重布线层结构20a可以形成在半导体芯片50的主动面上以及周围的成型模料12上，以扇出I/O垫502。下重布线层结构20a可以包含至少一个介电层120、至少一个金属层110以及位于下芯片封装100b的基板侧的重布接垫112。
在下芯片封装100b的上方，堆叠有上芯片封装100c，其中下芯片封装100b与上芯片封装100c共同构成封装上封装(package-on-package，PoP)500。上芯片封装100c可以包含至少一个半导体芯片60，其被成型模料13所包覆。举例来说，半导体芯片60可以是内存芯片，例如动态随机存取存储器芯片，但不限于此。上芯片封装100c可以透过多个锡球350以及多个穿模导孔(through moldvias，TMV)420与下芯片封装100b电连接。另外，还可选择在上芯片封装100c与下芯片封装100b之间另形成上重布线层结构20b。
半导体芯片封装构件1b同样包含有至少一个分立元件150，安装在封装上封装500的基板侧。例如，分立元件150包含但不限于：基板侧电容、解耦电容、电阻或电感。
根据本发明另一例示的实施例，分立元件150，例如基板侧电容，同样具有第一连接端151与第二连接端152，经由下重布线层结构20a分别电耦合至VSS与VDD电压。根据本发明另一例示的实施例，第一连接端151与第二连接端152可藉由焊锡154分别连接至下重布线层结构20a中的对应接垫111。
根据本发明另一例示的实施例，透过焊锡154，分立元件150的第一连接端151与第二连接端152还电连接至封装基板200的对应接垫211。所述接垫211用于散热，且可以是虚设的接垫。例如，虚设接垫211可以是完全与封装基板200上的其它金属绕线电性隔离，但不限于此。
虚设接垫211及焊接垫212可以部分被防焊屏蔽202所覆盖。例如，防焊屏蔽202可以覆盖各个虚设接垫211及各个焊接垫212的外围区域，而显露出各个虚设接垫211及各个焊接垫212的中央区域。
藉由提供这样的配置，封装上封装500产生的热，可以经由焊锡154及分立元件150有效的传导至封装基板200，以达到散热目的。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种半导体芯片封装构件，其特征在于，包含有：
基板，具有芯片安装面；
多个焊接垫，设于该芯片安装面上；
第一虚设接垫，设于该芯片安装面上；
第二虚设接垫，与该第一虚设接垫间隔开，并且设于该芯片安装面上；
防焊屏蔽，设于该芯片安装面上，并部分覆盖该多个焊接垫中的每个焊接垫、该第一虚设接垫与该第二虚设接垫；
芯片封装，安装在该芯片安装面上，并透过设于该多个焊接垫上的多个锡球电连接该基板；
分立元件，设于该芯片封装与该基板之间，该分立元件具有第一连接端与第二连接端；
第一焊锡，将该第一连接端、该第一虚设接垫与该芯片封装连接起来；以及
第二焊锡，将该第二连接端、该第二虚设接垫与该芯片封装连接起来。
2.如权利要求1所述的半导体芯片封装构件，其特征在于，该第一连接端经由该第一焊锡电连接至该芯片封装上的第一接垫。
3.如权利要求2所述的半导体芯片封装构件，其特征在于，该第二连接端经由该第二焊锡电连接至该芯片封装上的第二接垫。
4.如权利要求3所述的半导体芯片封装构件，其特征在于，该第一接垫对准该第一虚设接垫，和/或，该第二接垫对准该第二虚设接垫。
5.如权利要求3所述的半导体芯片封装构件，其特征在于，该第一接垫未对准该第一虚设接垫，和/或，该第二接垫未对准该第二虚设接垫。
6.如权利要求1所述的半导体芯片封装构件，其特征在于，该分立元件包含基板侧电容、解耦电容、电阻或电感。
7.如权利要求1所述的半导体芯片封装构件，其特征在于，在该防焊屏蔽中另设有沟槽，介于该第一虚设接垫与该第二虚设接垫之间。
8.如权利要求3所述的半导体芯片封装构件，其特征在于，该芯片封装包含：具有主动面的半导体芯片，围绕该半导体芯片的成型模料和设于该主动面上以及该成型模料上的重布线层结构。
9.如权利要求8所述的半导体芯片封装构件，其特征在于，该重布线层结构包含有至少一个介电层、至少一个金属层、重布接垫、该第一接垫与该第二接垫。
10.如权利要求9所述的半导体芯片封装构件，其特征在于，该介电层中另设有沟槽，介于该第一接垫与该第二接垫之间。
11.如权利要求1所述的半导体芯片封装构件，其特征在于，该芯片封装为多芯片封装，该多芯片封装包含有重布线层结构、成型模料和至少两个并排设置在该重布线层结构上的半导体芯片，该成型模料覆盖该至少两个半导体芯片以及该重布线层结构。
12.如权利要求1所述的半导体芯片封装构件，其特征在于，该芯片封装为封装上封装，该封装上封装包含有下芯片封装以及上芯片封装，该上芯片封装堆叠在该下芯片封装上。
13.如权利要求12所述的半导体芯片封装构件，其特征在于，该封装上封装包含对应该下芯片封装的重布线层结构，该第一焊锡与该第二焊锡电连接至该重布线层结构，以及该封装上封装还包含成型模料，该成型模料覆盖该下芯片封装内的芯片以及该重布线层结构的表面。
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