CN106128378A - 移位寄存单元、移位寄存器及显示面板 - Google Patents

Abstract

本申请公开了移位寄存单元、移位寄存器及显示面板。移位寄存单元包括锁存器，锁存器包括第一时钟信号输入端、第二时钟信号输入端、输入信号端、第一晶体管、第二晶体管、第一反相器和第二反相器；第一晶体管的栅极与第一时钟信号输入端连接，第一晶体管的第一极与输入信号端连接，第一晶体管的第二极与第一反相器的输入端连接；第二晶体管的栅极与第二时钟信号输入端连接，第二晶体管的第一极与第一晶体管的第二极连接，第二晶体管的第二极与第二反相器的输出端连接；第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与锁存器的输出端连接；第一晶体管和第二晶体管的沟道类型相同。该实施方式有利于缩小显示面板边框的尺寸。

Description

移位寄存单元、移位寄存器及显示面板

技术领域

本申请涉及显示技术领域，具体涉及移位寄存单元、移位寄存器及显示面板。

背景技术

在显示面板的一种常规设计中，显示面板的中心区域内上可以设置有像素阵列、多条栅线、与多条栅线绝缘相交的数据线。显示面板的边框范围内还可以设置有用于驱动栅线进行扫描的栅极驱动电路。栅极驱动电路通常包括多个级联的移位寄存单元。目前液晶显示器的边框的发展趋势为越来越窄，而边框的宽度由移位寄存单元中电路元件的数量和尺寸决定。

图1所示为现有的一种移位寄存单元的电路结构示意图，在图1中，移位寄存单元100包括两个时钟信号输入端CK11和CK12、高电平信号输入端Vgh1、低电平信号输入端Vgl1、移位信号输入端Stv11、移位信号输出端Next1、重置信号端Reset1、栅极驱动信号输出端Gout1、锁存器111、与非门112以及缓冲电路113。其中锁存器11包括12个TFT(薄膜晶体管，Thin Film Transistor)，用于在时钟信号输入端CK11、高电平信号输入端Vgh1、低电平信号输入端Vgl1输入的信号的控制下将移位信号输入端Stv11移位后输出至移位信号输出端Next1，与非门112和缓冲电路113用于对移位信号输出端Next1输出的信号进行转换后向栅极驱动信号输出端Gout1输出栅极驱动信号。由于移位寄存单元TFT数量较多，故而难以进一步缩小显示器边框的尺寸。

发明内容

为了解决上述技术问题，本申请提供了移位寄存单元、移位寄存器及显示面板。

第一方面，本申请提供了一种移位寄存单元，所述移位寄存单元包括锁存器，所述锁存器包括第一时钟信号输入端、第二时钟信号输入端、输入信号端、第一晶体管、第二晶体管、第一反相器和第二反相器；所述第一晶体管的栅极与所述第一时钟信号输入端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述第一反相器的输入端连接；所述第二晶体管的栅极与所述第二时钟信号输入端连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与所述第二反相器的输出端连接；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述锁存器的输出端连接；所述第一晶体管和所述第二晶体管的沟道类型相同。

第二方面，本申请提供了一种移位寄存器，移位寄存器包括N个级联的上述移位寄存单元，其中N为正整数。

第三方面，本申请提供了一种显示面板，包括多条扫描线以及上述移位寄存器，其中，所述移位寄存器中每一级移位寄存单元的输出端分别与一条所述扫描线连接。

本申请提供的移位寄存单元、移位寄存器和显示面板，通过较少数量的晶体管实现栅极信号的移位输出，简化了移位寄存单元的电路结构，减少了移位寄存器的功耗，有利于窄边框的设计。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是现有的一种移位寄存单元的电路结构示意图；

图2是本申请提供的移位寄存单元中锁存器的一个实施例的电路结构示意图；

图3是本申请提供的移位寄存单元中锁存器的另一个实施例的电路结构示意图；

图4是包含图2所示锁存器的移位寄存单元的一个实施例的电路结构示意图；

图5是包含图2所示锁存器的移位寄存单元的另一个实施例的电路结构示意图；

图6是包含图3所示锁存器的移位寄存单元的一个实施例的电路结构示意图；

图7是包含图3所示锁存器的移位寄存单元的另一个实施例的电路结构示意图；

图8是本申请实施例提供的移位寄存单元的一个工作时序示意图；

图9是本申请提供的移位寄存器的一个实施例的结构示意图；

图10是本申请提供的移位寄存器的另一个实施例的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图2，其示出了本申请提供的移位寄存单元中锁存器的一个实施例的电路结构示意图。如图2所示，锁存器200包括第一时钟信号输入端CK1、第二时钟信号输入端CK2、输入信号端IN、第一晶体管M1、第二晶体管M2、第一反相器R1和第二反相器R2。

在锁存器200中，第一晶体管M1的栅极与第一时钟信号输入端CK1连接，第一晶体管M1的第一极与输入信号端IN连接，第一晶体管M1的第二极与第一反相器R1的输入端连接；第二晶体管M2的栅极与第二时钟信号输入端CK2连接，第二晶体管M2的第一极与第一晶体管M1的第二极连接，第二晶体管M2的第二极与第二反相器R2的输出端连接；第一反相器R1的输出端与第二反相器R2的输入端连接，第二反相器R2的输出端与锁存器200的输出端Next连接。其中，第一晶体管M1和第二晶体管M2的沟道类型相同。图2以第一晶体管M1和第二晶体管M2均为N型晶体管示例性地进行说明，在实际应用中，第一晶体管M1和第二晶体管M2也可以均为P型晶体管，本申请对此不作限定。

在本实施例中，第一晶体管M1响应于第一时钟信号输入端CK1输入的信号而导通或截止，第一晶体管M1导通时将输入信号端IN输入的信号传递至第一反相器R1的输入端和第二晶体管M2的第一极。第二晶体管M2响应于第二时钟信号输入端CK2输入的信号而导通或截止，第二晶体管M2导通时将第二晶体管M2第一极的信号传递至锁存器200的输出端Next。第一反相器R1用于将第一晶体管M1第二极输出的信号反相后输出至第二反相器R2的输入端，第二反相器R2用于将第一反相器R1输出的信号反相后输出至锁存器200的输出端Next，从而实现输入信号端IN输入的信号的锁存。

可选地，第一时钟信号输入端CK1用于输入第一信号，第二时钟信号输入端CK2用于输入第二信号，输入信号端IN用于输入单脉冲信号。其中，第一信号和第二信号为周期相同的时钟信号，第一信号和第二信号的占空比相等。

进一步地，第一反相器R1可以包括第四晶体管M24和第五晶体管M25。其中，第四晶体管M24的栅极与第五晶体管M25的栅极相互连接，形成第一反相器R1的输入端，第四晶体管M24和第五晶体管M25的第二极相互连接，形成第一反相器R1的输出端；第四晶体管M24和第五晶体管M25分别为N型晶体管和P型晶体管中的一种，且二者沟道类型不同。第四晶体管M24和第五晶体管M25中的P型晶体管的第一极与第一电压信号输入端Vgh连接，第四晶体管M24和第五晶体管M25中的N型晶体管的第一极与第二电压信号输入端Vgl连接。图2中以第四晶体管M24为P型晶体管、第五晶体管M25为N型晶体管作为示例，其中第四晶体管M24的第一极与第一电压信号输入端Vgh连接，第五晶体管M25的第一极与第二电压信号输入端Vgl连接。第二反相器R2和第一反相器R1的电路结构类似，包括两个沟道类型不同的晶体管。

从图2可以看出，与现有的移位寄存单元100的结构相比，本实施例简化了的移位寄存单元的锁存器200的电路结构，减少了锁存器200中的晶体管数量，从而可以缩小移位寄存单元所占用的边框面积，有利于窄边框的设计；同时，由于减少了移位寄存单元中晶体管的数量，能够降低移位寄存器的功耗。

继续参考图3，其示出了本申请提供的移位寄存单元中锁存器的另一个实施例的电路结构示意图。如图3所示，锁存器300包括第一时钟信号输入端CK1、第二时钟信号输入端CK2、输入信号端IN、第一晶体管M1、第二晶体管M2、第一反相器R1和第二反相器R2。

在锁存器300中，第一晶体管M1的栅极与第一时钟信号输入端CK1连接，第一晶体管M1的第一极与输入信号端IN连接，第一晶体管M1的第二极与第一反相器R1的输入端连接；第二晶体管M2的栅极与第二时钟信号输入端CK2连接，第二晶体管M2的第一极与第一晶体管M1的第二极连接，第二晶体管M2的第二极与第二反相器R2的输出端连接；第一反相器R1的输出端与第二反相器R2的输入端连接，第二反相器R2的输出端与锁存器300的输出端Next连接。其中，第一晶体管M1和第二晶体管M2的沟道类型相同。

在本实施例中，锁存器300还包括第三反相器R3。第三反相器R3的输入端与第一时钟信号输入端CK1连接，第三反相器R3的输出端与第二时钟信号输入端CK2连接。

锁存器200或300在第一时钟信号输入端CK1输入的信号控制第一晶体管M1导通时处于信号传输状态，在第二时钟信号输入端CK2输入的信号控制第二晶体管M2导通时转换为锁存状态。可选地，第一时钟信号输入端CK1用于输入第一信号，第二时钟信号输入端CK2用于输入第二信号，输入信号端IN用于输入单脉冲信号。其中，第一信号和第二信号为周期相同的时钟信号，第一信号和第二信号的占空比相等。

从图3可以看出，与图2所示实施例不同的是，图3所示实施例中通过第三反相器R3控制第一时钟信号输入端CK1和第二时钟信号输入端CK2输入的信号同时发生翻转，第二时钟信号输入端CK2输入的信号与第一时钟信号输入端CK1输入的信号互为反相信号。由此，在图2所示实例的基础上，采用图3所示的锁存器300的电路结构可以消除由于第二时钟信号输入端CK2输入的信号和第一时钟信号输入端CK1输入的时钟信号发生翻转的时刻不一致对电路的稳定性造成的影响，保证锁存器300从传输状态转换为锁存状态时没有延迟，使得锁存器中的信号更加稳定。并且，在增加第三反相器后，第二晶体管M2的栅极信号的来源为反相器中的第一电压信号输入端Vgh输入的恒定的电压信号或第二电压信号输入端Vgl输入的恒定的电压信号，相较于图2所示实施例中利用第二时钟信号输入端输入的时钟信号直接控制第二晶体管M2的导通或截止，本实施例中第二晶体管M2的状态更稳定，从而进一步提升了第一晶体管M1的第二极和第二晶体管M2的第一极连接的节点处的电位信号的稳定性。

在一些实施例中，本申请提供的移位寄存单元还包括与非门和缓冲电路。其中，与非门的输入端与锁存器的输出端连接，与非门的输出端与缓冲电路的输入端连接。请参考图4，其示出了包含图2所示锁存器的移位寄存单元的一个实施例的电路结构示意图。

如图4所示，移位寄存单元400包括锁存器200、与非门410以及缓冲电路420。其中，与非门410的输入端与锁存器200的输出端Next连接，与非门410的输出端与缓冲电路420的输入端连接。

缓冲电路420可以包括第四反相器R4、第五反相器R5和第六反相器R6。其中，第四反相器R4的输入端与缓冲电路420的输入端连接，第四反相器R4的输出端与第五反相器R5的输入端连接；第五反相器的R5输出端与第六反相器R6的输入端连接；第六反相器R6的输出端与移位寄存单元的输出端Gout连接。

与非门410可以包括第一输入端411和第二输入端412。与图3相比较，图4所示锁存器200不包括第三反相器R3，与非门410的第一输入端411与锁存器200的输出端Next连接，与非门420的第二输入端412与第二时钟信号输入端CK2连接。与非门410的输出端413与第四反相器R4的输入端连接。

如图4所示，移位寄存单元400还包括第一电压信号输入端Vgh和第二电压信号输入端Vgl。第一电压信号输入端Vgh用于输入具有恒定电压值的第一电压信号，第二电压信号输入端Vgl用于输入具有恒定电压值的第二电压信号。其中第一电压信号和第二电压信号的电压值不相等。

与非门可以用于对输入的信号进行与非运算后输出，在图4中，与非门410对锁存器200的输出端Next输出的信号和第二时钟信号输入端CK2输入的信号进行与非运算后输出至缓冲电路420。具体地，与非门410可以包括第六晶体管M46、第七晶体管M47、第八晶体管M48以及第九晶体管M49。其中，第六晶体管M46和第七晶体管M47为P型晶体管，第八晶体管M48和第九晶体管M49为N型晶体管。第六晶体管M46的栅极与与非门410的第一输入端411连接，第七晶体管M47的栅极与与非门410的第二输入端412连接，第六晶体管M46和第七晶体管M47的第一极均与第一电压信号输入端Vgh连接，第六晶体管M46和第七晶体管M47的第二极均与与非门410的输出端413连接。第八晶体管M48的栅极与第一输入端411连接，第八晶体管M48的第一极与第九晶体管M49的第二极连接，第八晶体管M48的第二极与与非门的输出端413连接，第九晶体管M49的栅极与第二输入端412连接，第九晶体管M49的第一极与第二电压信号输入端Vgl连接。其中，与非门410的输出端413的信号由第一电压信号输入端Vgh或第二电压信号输入端Vgl提供，因此与非门410输出的信号较稳定，不受时钟信号翻转时电位波动的影响。

缓冲电路420可以将与非门410输出的信号进行稳压、降噪等处理，增强移位寄存单元400的驱动能力。

进一步地，移位寄存单元400还可以包括重置单元430。重置单元430可以包括第一电压信号输入端Vgh、重置信号输入端Reset和第三晶体管M43。第三晶体管M43的栅极与重置信号输入端Reset连接，第三晶体管M43的第一极与第一电压信号输入端Vgh连接，第三晶体管M43的第二极与第一反相器R1的输出端连接。其中，第三晶体管M43可以为P型晶体管或N型晶体管(图4中以第三晶体管M43为P型晶体管作为示例)。第三晶体管M43导通时将第一电压信号输入端Vgh输入的信号传递至第一反相器R1的输出端和第二反相器R2的输入端，第二反相器R2将第一电压信号输入端Vgh输入的信号反相后向锁存器200的输出端输出电位相反的信号，当第一电压信号输入端Vgh输入高电位信号时，锁存器200的输出端的信号被重置为低电位信号。

在一些可选的实现方式中，重置信号输入端Reset用于输入重置信号。重置信号可以包括脉冲信号。当第三晶体管M43为P型晶体管时，重置信号可以为低电平的脉冲信号。

显示器一般用于显示连续的多帧图像，可以在切换不同帧的图像时利用重置单元430将锁存器200输出端输出的电位重置为低电位，这时移位寄存单元400的输出端Gout输出低电位的栅极驱动信号，从而可以避免当前扫描的图像受到上一帧图像的栅极驱动信号的影响。

在另一些实施例中，缓冲电路可以包括一个反相器。图5示出了包含图2所示锁存器的移位寄存单元的另一个实施例的电路结构示意图。如图5所示，移位寄存单元500包括锁存器200、与非门510、缓冲电路520以及重置单元530。其中与非门510、重置单元530的电路结构分别与图4所示移位寄存单元中的与非门410、重置单元430的电路结构相同。缓冲电路520可以包括第七反相器R7，第七反相器R7的输入端与缓冲电路520的输入端连接，也即与与非门510的输出端连接，第七反相器R7的输出端与移位寄存单元500的输出端Gout连接。第七反相器R7的电路结构可以与锁存器200中的第一反相器R1的电路结构相同。

与图4所示实施例相比，图5所示移位寄存单元500进一步缩减了缓冲电路中的晶体管数量，进一步简化了移位寄存单元的电路结构，可以实现更窄边框的设计。

进一步参考图6，其示出了包含图3所示锁存器的移位寄存单元的一个实施例的电路结构示意图。如图6所示，移位寄存单元600包括锁存器300、与非门610以及缓冲电路620。

缓冲电路620可以包括第四反相器R4、第五反相器R5和第六反相器R6。其中，第四反相器R4的输入端与缓冲电路620的输入端连接，第四反相器R4的输出端与第五反相器R5的输入端连接；第五反相器的R5输出端与第六反相器R6的输入端连接；第六反相器R6的输出端与移位寄存单元600的输出端Gout连接。

与非门610可以包括第一输入端611和第二输入端612。图6所示锁存器300包括第三反相器R3，这时，移位寄存单元600还可以包括第三时钟信号输入端CK3。第三时钟信号输入端CK3用于输入第三信号，第三信号为与输入第一时钟信号输入端CK1的第一信号周期相同、占空比相同的时钟信号。与非门610的第一输入端611与锁存器300的输出端Next连接，与非门610的第二输入端612与第三时钟信号输入端CK3连接。与非门610的输出端613与第四反相器R4的输入端连接。

如图6所示，移位寄存单元600还包括第一电压信号输入端Vgh和第二电压信号输入端Vgl。第一电压信号输入端Vgh用于输入具有恒定电压值的第一电压信号，第二电压信号输入端Vgl用于输入具有恒定电压值的第二电压信号。其中第一电压信号和第二电压信号的电压值不相等。

缓冲电路620可以将与非门610输出的信号进行稳压、降噪等处理，增强移位寄存单元600的驱动能力。

进一步地，移位寄存单元600还可以包括重置单元630。重置单元630可以包括第一电压信号输入端Vgh、重置信号输入端Reset和第三晶体管M63。第三晶体管M63的栅极与重置信号输入端Reset连接，第三晶体管M63的第一极与第一电压信号输入端Vgh连接，第三晶体管M63的第二极与第一反相器R1的输出端连接。其中，第三晶体管M63可以为P型晶体管或N型晶体管(图6中以第三晶体管M63为P型晶体管作为示例)。第三晶体管M63导通时将第一电压信号输入端Vgh输入的信号传递至第一反相器R1的输出端和第二反相器R2的输入端，第二反相器R2将第一电压信号输入端Vgh输入的信号反相后向锁存器300的输出端输出电位相反的信号，当第一电压信号输入端Vgh输入高电位信号时，锁存器300的输出端的信号被重置为低电位信号。

在一些可选的实现方式中，重置信号输入端Reset用于输入重置信号。重置信号可以包括脉冲信号。当第三晶体管M63为P型晶体管时，重置信号可以为低电平的脉冲信号。

显示器一般用于显示连续的多帧图像，可以在切换不同帧的图像时利用重置单元630将锁存器300输出端Next输出的电位重置为低电位，这时移位寄存单元600的输出端Gout输出低电位的栅极驱动信号，从而可以避免当前扫描的图像受到上一帧图像的栅极驱动信号的影响。

在另一些实施例中，缓冲电路可以包括一个反相器。图7示出了包含图3所示锁存器的移位寄存单元的另一个实施例的电路结构示意图。如图7所示，移位寄存单元700包括锁存器300、与非门710、缓冲电路720以及重置单元730。其中与非门710、重置单元730的电路结构分别与图5所示移位寄存单元中的与非门510、重置单元530的电路结构相同。缓冲电路720可以包括第七反相器R77，第七反相器R77的输入端与缓冲电路720的输入端连接，也即与与非门710的输出端连接，第七反相器R77的输出端与移位寄存单元700的输出端Gout连接。第七反相器R77的电路结构可以与锁存器300中的第一反相器R1的电路结构相同。

与图6所示实施例相比，图7所示移位寄存单元700进一步缩减了缓冲电路中的晶体管数量，进一步简化了移位寄存单元的电路结构，可以实现更窄边框的设计。

本申请上述实施例提供的移位寄存单元可以实现输入信号的移位输出。以下结合图8描述本申请实施例提供的移位寄存单元的驱动方法。

图8示出了图4所示实施例的移位寄存单元400的一个工作时序示意图。其中示出了输入信号端IN、第一时钟信号输入端CK1、第二时钟信号输入端CK2输入的信号以及锁存器200的输出端Next、移位寄存单元400的输出端Gout输出的信号。

在第一阶段T1，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，这时，第一晶体管M1导通，第二晶体管M2截止。第一晶体管M1将输入信号端IN输入的高电平信号传递至第一晶体管M1的第二极以及第二晶体管M2的第一极。第一反相器R1和第二反相器R2将第一晶体管M1的第二极的高电平信号进行两次反相后向锁存器200的输出端Next输出高电平信号。与非门410对锁存器200的输出端Next输出的高电平信号和第二时钟信号输入端CK2输入的低电平信号进行与非运算后输出高电平信号，缓冲电路420将与非门410输出的高电平信号进行三次反相后向移位寄存单元400的输出端Gout输出低电平信号。

在第二阶段T2，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，这时，第一晶体管M1截止，第二晶体管M2导通。第二晶体管M2的第一极电位维持在第一阶段T1的高电位，第二晶体管M2将其第一极的高电平信号传递至锁存器200的输出端Next。与非门410对锁存器的输出端Next输出的高电平信号和第二时钟信号输入端CK2输入的高电平信号进行与非运算后输出低电平信号，缓冲电路420将与非门410输出的低电平信号进行三次反相后向移位寄存单元400的输出端Gout输出高电平信号。

第三阶段，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，这时，第一晶体管M1导通，第二晶体管M2截止。第一晶体管M1将输入信号端IN输入的低电平信号传递至第一晶体管M1的第二极以及第二晶体管M2的第一极。第一反相器R1和第二反相器R2将第一晶体管M1的第二极的低电平信号进行两次反相运算后向锁存器200的输出端Next输出低电平信号。与非门410对锁存器的输出端Next输出的低电平信号和第二时钟信号输入端CK2输入的低电平信号进行与非运算后输出高电平信号，缓冲电路420将与非门410输出的高电平信号进行三次反相后向移位寄存单元400的输出端Gout输出低电平信号。从图8可以看出，移位寄存单元400的输出端Gout输出的信号的上升沿与输入信号端IN输入的脉冲信号的上升沿之间具有至少一个时钟脉宽的延迟，由此实现了输入信号端IN输入的脉冲信号的移位。

本申请还提供了移位寄存器，包括N个级联的上述移位寄存单元，其中N为正整数。请参考图9，其示出了本申请提供的移位寄存器的一个实施例的结构示意图。

如图9所示，移位寄存器900包括N个级联的移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N，其中每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N均可以为上述结合图4至图7描述的移位寄存单元。第一级移位寄存单元SR11的输入信号端IN输入启动信号Stv，第二级至第N级移位寄存单元SR12至SR1N中的每一级移位寄存单元的输入信号端IN与上一级移位寄存单元中的锁存器的输出端Next连接。

若移位寄存器900中每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N均为图4或图5所示的移位寄存单元，则每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图4或图5所示移位寄存单元中的第一时钟信号输入端CK1和第二时钟信号输入端CK2。

若移位寄存器900中每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N均为图6或图7所示的移位寄存单元，则每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图6或图7所示移位寄存单元中的第一时钟信号输入端CK1和第三时钟信号输入端CK3。

在本实施例中，第一时钟信号端CLK1和第二时钟信号端CLK2分别用于接收第一时钟信号CKV11和第二时钟信号CKV12。第一时钟信号CKV11和第二时钟信号CKV12为周期相同、占空比相同的时钟信号。

每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N还可以包括重置信号输入端RST。各级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N的重置信号输入端RST均用于接收重置信号Reset1。

继续参考图10，其示出了本申请提供的移位寄存器的另一个实施例的结构示意图。

如图10所示，移位寄存器1000包括N个级联的移位寄存单元SR21、SR22、SR23、SR24、…、SR2N，N为正整数。其中每一级移位寄存单元SR11、SR21、SR22、SR23、SR24、…、SR2N均可以为上述图4至图7的移位寄存单元。第一级移位寄存单元SR21的输入信号端IN输入第一启动信号Stv1，第二级移位寄存单元SR22的输入信号端IN输入第二启动信号Stv2。

若移位寄存器1000中每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N均为图4或图5所示的移位寄存单元，则每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图4或图5所示移位寄存单元中的第一时钟信号输入端CK1和第二时钟信号输入端CK2。

若移位寄存器1000中每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N均为图6或图7所示的移位寄存单元，则每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图6或图7所示移位寄存单元中的第一时钟信号输入端CK1和第三时钟信号输入端CK3。

在本实施例中，第2i-1级移位寄存单元SR2(2i-1)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别输入第一时钟信号CKV21和第二时钟信号CKV22，第2i级移位寄存单元SR2(2i)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别输入第三时钟信号CKV23和第四时钟信号CKV24。第j级移位寄存单元SR2j的输入信号端IN与第j-2级移位寄存单元SR2(j-2)中的锁存器的输出端Next连接，其中i，j为正整数且2i≤N，2＜j≤N。第一时钟信号CKV21、第二时钟信号CKV22、第三时钟信号CKV23和第四时钟信号CKV24的周期相同、占空比相同。

每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N还可以包括重置信号输入端RST。各级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N的重置信号输入端RST均用于接收重置信号Reset2。

本申请上述实施例提供的移位寄存器，由于简化了每一级移位寄存单元的电路结构，减少了移位寄存单元中的晶体管数量，能够有效地减小移位寄存器所占用的边框面积，能够进一步缩小显示器边框的尺寸，同时，可以减小移位寄存器的功耗。

本申请实施例还提供了一种显示面板，包括多条扫描线以及上述移位寄存器。移位寄存器中每一级移位寄存单元的输出端分别与一条扫描线连接，用于向一条扫描线输出移位信号。当采用图9所示移位寄存器时，可以逐条向扫描线输出移位信号，实现显示面板的逐行扫描；当采用图10所示移位寄存器时，可以隔行向扫描线输出移位信号，实现显示面板的隔行扫描。

可以理解，上述显示面板还包括一些公知的结构，诸如像素阵列、与像素阵列中的像素单元一一对应连接的薄膜晶体管、与扫描线绝缘相交的数据线、源极驱动电路等等。其中，数据线用于将需要显示的数据信号通过薄膜晶体管传递至每个像素单元中。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括锁存器，所述锁存器包括第一时钟信号输入端、第二时钟信号输入端、输入信号端、第一晶体管、第二晶体管、第一反相器和第二反相器；

所述第一晶体管的栅极与所述第一时钟信号输入端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述第一反相器的输入端连接；

所述第二晶体管的栅极与所述第二时钟信号输入端连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与所述第二反相器的输出端连接；

所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述锁存器的输出端连接；

所述第一晶体管和所述第二晶体管的沟道类型相同。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述锁存器还包括第三反相器；

所述第三反相器的输入端与所述第一时钟信号输入端连接，所述第三反相器的输出端与所述第二时钟信号输入端连接。

3.根据权利要求1或2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括与非门和缓冲电路；

所述与非门的输入端与所述锁存器的输出端连接，所述与非门的输出端与所述缓冲电路的输入端连接。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述缓冲电路包括第四反相器、第五反相器和第六反相器；

所述第四反相器的输入端与所述缓冲电路的输入端连接，所述第四反相器的输出端与所述第五反相器的输入端连接；

所述第五反相器的输出端与所述第六反相器的输入端连接；

所述第六反相器的输出端与所述移位寄存单元的输出端连接。

5.根据权利要求3所述的移位寄存单元，其特征在于，所述缓冲电路包括第七反相器；

所述第七反相器的输入端与所述缓冲电路的输入端连接，所述第七反相器的输出端与所述移位寄存单元的输出端连接。

6.根据权利要求3所述的移位寄存单元，其特征在于，所述与非门包括第一输入端和第二输入端；

若所述锁存器不包括所述第三反相器，所述与非门的第一输入端和第二输入端分别与所述锁存器的输出端和所述第二时钟信号输入端连接；

若所述锁存器包括所述第三反相器，所述移位寄存单元还包括第三时钟信号输入端，所述与非门的第一输入端和第二输入端分别与所述锁存器的输出端和所述第三时钟信号输入端连接。

7.根据权利要求6所述的移位寄存单元，其特征在于，所述第一时钟信号输入端用于输入第一信号，所述第二时钟信号输入端用于输入第二信号，所述第三时钟信号输入端用于输入第三信号；

所述输入信号端用于输入单脉冲信号；

所述第一信号、所述第二信号以及所述第三信号为周期相同的时钟信号，所述第一信号、所述第二信号以及所述第三信号的占空比相等。

8.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第一电压信号输入端、重置信号输入端和第三晶体管；

所述第三晶体管的栅极与所述重置信号输入端连接，所述第三晶体管的第一极与所述第一电压信号输入端连接，所述第三晶体管的第二极与所述第一反相器的输出端连接。

9.根据权利要求8所述的移位寄存单元，其特征在于，所述第一电压信号输入端用于输入具有恒定电压值的第一电压信号；

所述重置信号输入端用于输入重置信号，所述重置信号包括脉冲信号。

10.一种移位寄存器，其特征在于，所述移位寄存器包括N个级联的如权利要求1所述的移位寄存单元，其中N为正整数。

11.根据权利要求10所述的移位寄存器，其特征在于，第一级所述移位寄存单元的所述输入信号端输入启动信号，第二级至第N级所述移位寄存单元中的每一级移位寄存单元的输入信号端与上一级移位寄存单元中的锁存器的输出端连接。

12.根据权利要求10所述的移位寄存器，其特征在于，第一级所述移位寄存单元的所述输入信号端输入第一启动信号，第二级所述移位寄存单元的所述输入信号端输入第二启动信号，第2i-1级所述移位寄存单元的第一时钟信号输入端和第二时钟信号输入端分别输入第一时钟信号和第二时钟信号，第2i级所述移位寄存单元的第一时钟信号输入端和第二时钟信号输入端分别输入第三时钟信号和第四时钟信号；第j级所述移位寄存单元的输入信号端与第j-2级所述移位寄存单元中的锁存器的输出端连接，其中i，j为正整数且2i≤N，2＜j≤N。

13.一种显示面板，包括多条扫描线以及如权利要求10-12任一项所述的移位寄存器，其中，所述移位寄存器中每一级移位寄存单元的输出端分别与一条所述扫描线连接。