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CN106057807B - 半导体装置 - Google Patents

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CN106057807B
CN106057807B CN201610130372.5A CN201610130372A CN106057807B CN 106057807 B CN106057807 B CN 106057807B CN 201610130372 A CN201610130372 A CN 201610130372A CN 106057807 B CN106057807 B CN 106057807B
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尹广燮
尹锺密
李炯宗
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置，该半导体装置包括：基底，包括PMOSFET区和NMOSFET区；第一栅极结构，沿第一方向延伸并且与PMOSFET区和NMOSFET区交叉；栅极接触件，在第一栅极结构上并且连接到第一栅极结构，栅极接触件在PMOSFET区与NMOSFET区之间，栅极接触件包括：第一子接触件，与第一栅极结构的顶表面接触，第一子接触件包括沿第一栅极结构的一个侧壁朝向基底竖直地延伸的竖直延伸部分，第二子接触件，与第一栅极结构分隔开，第二子接触件的顶表面位于与第一子接触件的顶表面的水平面相同的水平面处。

Description

半导体装置
于2015年4月1日提交到韩国知识产权局的标题为“Semiconductor Device andMethod of Manufacturing the Same”(半导体装置及制造半导体装置的方法)的第10-2015-0046274号韩国专利申请通过引用全部包含于此。
技术领域
示例实施例涉及一种半导体装置和一种制造该半导体装置的方法，更具体地，涉及一种包括场效应晶体管的半导体装置和一种制造该半导体装置的方法。
背景技术
由于半导体装置的小型、多功能和/或低成本特性，而使半导体装置作为电子产业中的重要元件正在备受关注。半导体装置可以被划分为用于存储逻辑数据的存储装置、用于处理逻辑数据的逻辑装置与包括存储元件和逻辑元件两者的混合装置。为了满足对于具有快速和/或低功耗的电子装置的日益增长的需求，有必要实现具有高可靠性、高性能和/或多功能的半导体装置。为了满足这些技术要求，正在提高半导体装置的复杂性和/或集成度。
发明内容
示例实施例提供了一种包括具有更加改善的电特性的场效应晶体管的半导体装置。
其他示例实施例提供了一种包括具有更加改善的电特性场效应晶体管的半导体装置的制造方法。
根据示例实施例，半导体装置可以包括：基底，包括PMOSFET区和NMOSFET区；第一栅极结构，沿第一方向延伸并且与PMOSFET区和NMOSFET区交叉；栅极接触件，在第一栅极结构上并且连接到第一栅极结构，栅极接触件在PMOSFET区与NMOSFET区之间，栅极接触件包括第一子接触件和第二子接触件，第一子接触件与第一栅极结构的顶表面接触，第一子接触件包括沿第一栅极结构的一个侧壁朝向基底竖直地延伸的竖直延伸部分，第二子接触件与第一栅极结构分隔开，第二子接触件的顶表面位于与第一子接触件的顶表面的水平面相同的水平面处。
在示例实施例中，半导体装置还可以包括设置在PMOSFET区与NMOSFET区之间的装置隔离层，栅极接触件可以设置在与装置隔离层交叉的第一栅极结构上。
在示例实施例中，竖直延伸部分的底表面可以与装置隔离层的顶表面接触。
在示例实施例中，基底可以包括有源图案，有源图案在PMOSFET区和NMOSFET区上沿与第一方向垂直的第二方向延伸。第一栅极结构可以与有源图案交叉。
在示例实施例中，半导体装置还可以包括限定基底中的有源图案的第二装置隔离层。有源图案的上部可以从第二装置隔离层突出。
在示例实施例中，半导体装置还可以包括过孔和导电线，过孔设置在栅极接触件上，导电线设置在过孔上以通过过孔和栅极接触件电连接到第一栅极结构。
在示例实施例中，第一子接触件和第二子接触件可以具有相同的材料并且相互连接而构成单一整体。
在示例实施例中，当在平面图中看时，竖直延伸部分可以与第二子接触件叠置。
在示例实施例中，半导体装置还可以包括与第一栅极结构直接相邻的第二栅极结构。当在平面图中看时，第二子接触件可以设置在第一栅极结构与第二栅极结构之间。
在示例实施例中，半导体装置还可以包括覆盖第一栅极结构和第二栅极结构的顶表面的覆盖层。竖直延伸部分的底表面可以位于比覆盖层的底表面的水平面低的水平面处。
在示例实施例中，半导体装置还可以包括源区/漏区、导电连接图案和源极/漏极接触件，源区/漏区设置在第一栅极结构的两侧，导电连接图案设置在第一栅极结构的两侧处并连接到源区/漏区，源极/漏极接触件设置在导电连接图案上并通过导电连接图案与源区/漏区电连接。第二子接触件的底表面可以位于与源极/漏极接触件的底表面的水平面相同的水平面处。
在示例实施例中，当在沿与第一方向垂直的第二方向的剖视图中看时，第二子接触件可以从第一子接触件的一个侧壁突出。
在示例实施例中，栅极接触件的一个侧壁可以在第一子接触件与第二子接触件彼此接触的边界处具有阶梯式剖面。
在示例实施例中，第一子接触件可以具有第一侧壁，第二子接触件可以具有与第一侧壁相邻的第二侧壁。第一子接触件的第一侧壁和第二子接触件的第二侧壁可以彼此共面。
在示例实施例中，当在平面图中看时，第一子接触件可以沿与第一方向垂直的第二方向延伸以穿过第二子接触件。
在示例实施例中，第一子接触件的竖直延伸部分可以包括形成在其中的空隙。
在示例实施例中，半导体装置还可以包括围绕栅极接触件的侧壁和底表面的阻挡层，阻挡层的一部分可以设置在第一子接触件和第一栅极结构之间。
根据其他示例实施例，半导体装置可以包括：基底，包括PMOSFET区和NMOSFET区；装置隔离层，在PMOSFET区与NMOSFET区之间；第一栅电极和第二栅电极，与装置隔离层交叉并且从PMOSFET区延伸到NMOSFET区；栅极接触件，在装置隔离层上的第一栅电极上并且连接到第一栅电极；过孔，在栅极接触件上；导电线，设置在过孔上并且通过过孔和栅极接触件电连接到第一栅电极。栅极接触件可以包括第一子接触件和第二子接触件，第一子接触件与第一栅电极接触，当在平面图中看时，第二子接触件可以设置在第一栅电极与第二栅电极之间。
在示例实施例中，基底可以包括形成在PMOSFET区和NMOSFET区中的各个上的有源图案。第一栅电极和第二栅电极可以相互平行地延伸并与有源图案交叉。
在示例实施例中，第一子接触件可以包括朝向基底竖直地延伸的竖直延伸部分，竖直延伸部分与第一栅电极的一个侧壁相邻。当在平面图中看时，竖直延伸部分可以与第二子接触件叠置。
根据其他示例实施例，半导体装置包括：基底，包括PMOSFET区和NMOSFET区；第一栅极结构，沿第一方向延伸并且与PMOSFET区和NMOSFET区交叉；栅极接触件，在第一栅极结构上并且连接到第一栅极结构，栅极接触件在PMOSFET区与NMOSFET区之间，其中，栅极接触件包括第一子接触件和第二子接触件，第一子接触件与第一栅极结构的顶表面接触，第一子接触件包括沿第一栅极结构的一个侧壁朝向基底竖直地延伸的竖直延伸部分，第二子接触件从第一子接触件横向延伸以与栅极结构具有非叠置关系，第二子接触件的顶表面与第一子接触件的顶表面在同一水平面处。
第一子接触件的长度方向和第二子接触件的长度方向可以相互垂直，第一子接触件和第二子接触件限定单一无缝结构。
竖直延伸部分可以与第二子接触件叠置，竖直延伸部分从第二子接触件向基底延伸。
半导体装置还可以包括：源区/漏区，在第一栅极结构的两侧处；导电连接图案，在第一栅极结构的两侧处，并连接到源区/漏区；源极/漏极接触件，在导电连接图案上并通过导电连接图案与源区/漏区电连接；源极/漏极接触件的顶表面与第一子接触件和第二子接触件的顶表面在同一水平面处。
第二子接触件的厚底可以等于源极/漏极接触件的厚度。
根据其他示例实施例制造半导体装置的方法包括：在基底中限定PMOSFET区和NMOSFET区；形成第一栅极结构和第二栅极结构，第一栅极结构和第二栅极结构相互平行地延伸并与PMOSFET区和NMOSFET区交叉；形成层间绝缘层以覆盖第一栅极结构和第二栅极结构；对层间绝缘层进行图案化以形成第一子接触孔，其中，当在平面图中看时，第一子接触孔位于PMOSFET区和NMOSFET区之间并且位于第一栅极结构和第二栅极结构之间；对层间绝缘层进行图案化以形成暴露第一栅极结构的顶表面的第二子接触孔；第一子接触孔和第二子接触孔彼此连接以形成单一连接孔；通过填充连接孔形成栅极接触件，其中，第二子接触孔包括朝向基底竖直地延伸并且暴露第一栅极结构的一个侧壁的竖直延伸孔，其中，当在平面图中看时，竖直延伸部分与第一子接触件叠置。
方法还可以包括：在PMOSFET区和NMOSFET区的位于多个栅电极中的每个的两侧处的部分中形成源区/漏区；在第一栅极结构的两侧处形成导电连接图案以连接到源区/漏区；对层间绝缘层进行图案化以形成暴露导电连接图案的顶表面中的至少一个的源极/漏极接触孔，其中，源极/漏极接触孔与第一子接触孔同时形成。
附图说明
通过参照附图详细地描述示例性实施例，对于本领域的普通技术人员而言，特征将变得明显，在附图中：
图1示出根据示例实施例的半导体装置的平面图；
图2示出根据示例实施例的半导体装置的平面图；
图3A和图3B分别示出沿图2的线A-A＇和线B-B＇截取的剖视图；
图3C、图3D和图3E示出图3A中的区域“M”的其他示例的剖视图；
图4、图6和图8示出根据示例实施例的制造半导体装置的方法的平面图；
图5A、图7A和图9A分别示出沿图4、图6和图8的线A-A＇截取的剖视图；
图5B、图7B和图9B分别示出沿图4、图6和图8的线B-B＇截取的剖视图；
图10示出根据其他示例实施例的半导体装置的平面图；
图11示出根据示例实施例的包括半导体装置的电子系统的示例的示意性框图；
图12示出包括根据示例实施例的半导体装置的电子装置的框图；
图13示出根据示例实施例的SRAM单元的电路图；
图14至图16示出根据实施例的包括半导体装置的多媒体装置的透视图。
具体实施方式
现在在下文中将参照示出有示例实施例的附图更充分地描述示例实施例。然而，示例实施例可以以许多不同的形式来实现，并且不应该被解释为受限于这里阐述的这些示例实施例；相反，提供这些示例实施例使得本公开将是彻底的和完整的，并且这些示例实施例将向本领域的技术人员充分地传达示例性实施方式的概念。在附图中，为了清晰起见会夸大层和区域的厚度。在附图中，同样的附图标号指示同样的元件，因此将省略对它们的描述。
将理解地是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。应该以同样的方式例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”)解释用于描述元件或层之间的关系的其他词语(。如在这里使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
还将理解地是，尽管在这里可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
为了易于描述，这里可使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等的空间相对术语来描述如图中所示的一个元件或特征与另一个元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其他元件或特征“下方”或“之下”的元件将随后被定位为“在”其他元件或特征“上方”。因此，示例性术语“在……下方”可包括“在……上方”和“在……下方”两种方位。此外，所述装置可被另外定位(例如，旋转90度或者在其他方位)，并因此相应地解释这里使用的空间相对描述符。
这里使用的术语仅出于描述具体实施例的目的并不意图对示例实施例进行限制。如这里使用的，除非上下文另外明确指明，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。还将理解地是，当这里使用术语“包括”和/或“包含”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为示例实施例的理想化的实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的示出的形状的变化。因此，示例实施例不应该被理解为受限于在此示出的区域的具体形状，而是将包括例如由制造导致的形状上的偏差。因此，附图中示出的区域实际上是示意性的，它们的形状不意图示出装置的区域的实际形状，而且它们的形状不意图限制示例实施例的范围。
根据这里描述的各种实施例的装置和形成装置的方法可以实现在诸如集成电路的微电子装置中，其中，根据这里描述的各种实施例的多个装置集成在同一微电子装置中。因此，这里示出的(多个)剖视图可以在微电子装置中沿两个不同的方向重复，这两个方向不必正交。因此，实现根据这里描述的各种实施例的装置的微电子装置的平面图可以包括基于微电子装置的功能呈阵列和/或呈二维图案形式的多个装置。
根据这里描述的各种实施例的装置可以根据微电子装置的功能散置在其他装置之中。而且，根据这里描述的各种实施例的微电子装置可以沿与所述两个不同的方向正交的第三方向重复，以提供三维集成电路。
因此，这里示出的(多个)剖视图为根据这里描述的各种实施例的多个装置提供支持，其中，所述多个装置在平面图中沿着两个不同的方向延伸，和/或在透视图中沿着三个不同的方向延伸。例如，当装置/结构的剖视图中示出单个有源区时，装置/结构可以包括如通过该装置/结构的平面图示出的多个有源区和位于所述多个有源区上的晶体管结构(或存储单元结构、栅极结构等，在适当的情况下)。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本领域的技术人员通常理解的相同含义。还将理解的是，除非这里明确这样定义，否则术语(例如，在通用的字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或过于形式化的含义来解释。
图1是示出根据示例实施例的半导体装置的平面图。
参照图1，根据示例实施例的半导体装置可以包括设置在基底100上的多个逻辑单元，例如，第一逻辑单元至第四逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每个可以包括多个晶体管。例如，半导体装置可以包括第一逻辑单元C1、在第一方向D1上与第一逻辑单元C1分隔开的第二逻辑单元C2、在垂直于第一方向D1的第二方向D2上与第一逻辑单元C1分隔开的第三逻辑单元C3以及在第二方向D2上与第二逻辑单元C2分隔开的第四逻辑单元C4。第一方向D1和第二方向D2可以平行于基底100的顶表面。逻辑单元C1、C2、C3和C4中的每个可以包括通过第一装置隔离层ST1彼此分开的有源区。逻辑单元C1、C2、C3和C4中的每个可以包括通过第一装置隔离层ST1彼此分开的PMOSFET区PR与NMOSFET区NR。
例如，PMOSFET区PR与NMOSFET区NR可以在第一方向D1上彼此分隔开。第一逻辑单元C1的PMOSFET区PR可以在第一方向D1上与第二逻辑单元C2的PMOSFET区PR相邻。在下面的描述中，逻辑单元可以被称作被构造为执行逻辑操作的单元。逻辑单元的数量可以自附图中示出的数量而不同地改变。
图2是图1中的半导体装置的一部分(例如，第一逻辑单元C1)的放大的平面图。图3A和图3B是沿图2的线A-A＇和线B-B＇截取的剖视图。图3C、图3D和图3E是示出图3A的区域“M”的其他示例的剖视图。在下文中，将参照图1的第一逻辑单元C1描述示例实施例，而其他逻辑单元可以与第一逻辑单元C1基本相同或相似。
参照图2、图3A和图3B，第一装置隔离层ST1可以设置在基底100上以限定PMOSFET区PR与NMOSFET区NR。此外，第一逻辑单元C1可以通过第一装置隔离层ST1与相邻的逻辑单元C2、C3和C4分开。第一装置隔离层ST1可以形成在基底100的上部中。例如，基底100可以是硅基底、锗基底或SOI(绝缘体上硅)基底。
PMOSFET区PR与NMOSFET区NR可以利用设置在PMOSFET区PR与NMOSFET区NR之间的第一装置隔离层ST1在与基底100的顶表面平行的第一方向D1上彼此分隔开(图3B)。在示例实施例中，尽管PMOSFET区PR与NMOSFET区NR中的每个可以示出为附图中的单一连续区域，但是PMOSFET区PR与NMOSFET区NR中的每个可以形成为包括通过第一装置隔离层ST1彼此分隔开的多个区域。
沿与第一方向D1垂直的第二方向D2延伸的多个有源图案FN可以设置在PMOSFET区PR与NMOSFET区NR上。有源图案FN可以沿第一方向D1布置，例如，彼此分隔开。第二装置隔离层ST2可以设置在每个有源图案FN的两侧处而沿第二方向D2延伸(图3B)。在示例实施例中，每个有源图案FN可以包括鳍形部分。例如，鳍形部分可以位于第二装置隔离层ST2之间并且可以相对于第二装置隔离层ST2的顶表面向上突出。
虽然分别设置在图2中的PMOSFET区PR与NMOSFET区NR上的有源图案FN的数量是三个，但是示例实施例不限于此。第一装置隔离层ST1和第二装置隔离层ST2可以相互连接以形成单一连续绝缘层。例如，第一装置隔离层ST1例如沿第三方向D3的厚度可以比第二装置隔离层ST2例如沿第三方向D3的厚度厚。例如，第二装置隔离层ST2和第一装置隔离层ST1可以通过单独的工艺形成。在另一示例中，第一装置隔离层ST1和第二装置隔离层ST2可以同时形成并且可以具有基本相同的厚度。第一装置隔离层ST1和第二装置隔离层ST2可以形成在基底100的上部中。例如，第一装置隔离层ST1和第二装置隔离层ST2可以包括氧化硅层。
如图2中示出的，栅极结构G1至G6可以设置成与有源图案FN交叉并且沿方向D1延伸。栅极结构G1至G6可以在第二方向D2上彼此分隔开。栅极结构G1至G6中的每个可以与PMOSFET区PR、第一装置隔离层ST1和NMOSFET区NR交叉。
如图3A中示出的，栅极结构G1至G6中的每个可以包括栅电极GE、设置在栅电极GE下方和栅电极GE的相对的侧壁上的栅极绝缘图案GI和设置在栅极绝缘图案GI的相对的侧壁上的栅极间隔件GS。第一层间绝缘层110可以设置成填充在栅极结构G1至G6之间。覆盖层GP可以覆盖第一层间绝缘层110与栅电极GE的顶表面。例如，可以在第二栅极结构G2、第四栅极结构G4和第五栅极结构G5中的每个上部分地去除覆盖层GP。此外，第二栅极结构G2、第四栅极结构G4和第五栅极结构G5中的每个的栅极间隔件GS中的一些可以比其他栅极结构G1、G3和G6的栅极间隔件GS薄。第二至第五层间绝缘层115、120、130、和140可以顺序地堆叠在覆盖层GP上。第一蚀刻停止层ES1可以设置在第二层间绝缘层115与第三层间绝缘层120之间。第二蚀刻停止层ES2可以设置在第三层间绝缘层120与第四层间绝缘层130之间。第三蚀刻停止层ES3可以设置在第四层间绝缘层130与第五层间绝缘层140之间。
栅电极GE可以包括掺杂的半导体、金属和导电金属氮化物中的至少一种。栅极绝缘图案GI可以包括氧化硅层、氮氧化硅层和介电常数比氧化硅层的介电常数大的高k介电层中的至少一个。覆盖层GP和栅极间隔件GS中的每个可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个。第一至第五层间绝缘层110、115、120、130和140可以包括氧化硅层或氮氧化硅层。第一至第三蚀刻停止层ES1、ES2和ES3可以包括碳氮化硅层或氮化硅层。
源区/漏区SD可以设置在位于栅极结构G1至G6中的每个的两侧处的有源图案FN的部分中。如图3B中示出的，源区/漏区SD可以局部地形成在有源图案FN中。然而，实施例不限于此，例如，源区/漏区SD可以延伸到在第二装置隔离层ST2之间的基底100的上部中。PMOSFET区PR中的源区/漏区SD可以是p型杂质区，NMOSFET区NR中的源区/漏区SD可以是n型杂质区。鳍形部分可以设置在栅极结构G1至G6中的每个的下方并且可以与栅极结构G1至G6中的每个叠置。鳍形部分的一部分可以用作沟道区。例如，沟道区可以与鳍形部分的与栅极结构叠置的区域对应。
在示例实施例中，导电连接图案TS可以设置在栅极结构G1至G6中的每个的两侧处。在PMOSFET区PR中，在第一方向D1上通过设置在源区/漏区SD之间的第二装置隔离层ST2彼此分隔开的源区/漏区SD可以通过导电连接图案TS彼此电连接。即，导电连接图案TS可以设置为覆盖其下方的有源图案FN并且将在第一方向D1上彼此分隔开的源区/漏区SD彼此连接。导电连接图案TS可以与源区/漏区SD直接接触。导电连接图案TS可以由金属硅化物材料中的至少一种形成或者包括金属硅化物材料中的至少一种。例如，导电连接图案TS可以包括硅化钛、硅化钽和硅化钨中的至少一种。导电连接图案TS还可以包括金属层。例如，金属层可以包括钛、钽和钨中的至少一种。例如，导电连接图案TS可以包括金属硅化物层和金属硅化物层上的金属层。
在NMOSFET区NR中，源区/漏区SD也可以以相似的方式通过导电连接图案TS彼此连接。即，在第一方向D1上通过设置在源区/漏区SD之间的第二装置隔离层ST2彼此分隔开的源区/漏区SD可以通过导电连接图案TS彼此连接。导电连接图案TS可以设置在第一层间绝缘层110与第二层间绝缘层115中。
源极/漏极接触件SDC可以设置在导电连接图案TS上。例如，当在平面图中看时，源极/漏极接触件SDC可以设置在栅极结构G1至G6中的每个的两侧处。每个源极/漏极接触件SDC可以呈沿第一方向延伸的棒状，并且可以覆盖导电连接图案TS的顶表面。虽然附图中未示出，源极/漏极接触件SDC中的一些可以在第一装置隔离层ST1上方延伸以将PMOSFET区PR的源区/漏区SD连接到NMOSFET区NR的源区/漏区SD。阻挡层BM可以围绕源极/漏极接触件SDC的侧壁和底表面。
源极/漏极接触件SDC可以包括例如掺杂的半导体、金属和导电金属氮化物中的至少一种。导电连接图案TS可以包括与源极/漏极接触件SDC的材料不同的材料。
第一逻辑单元C1可以包括设置在PMOSFET区PR外侧的第一布线PW1和设置在NMOSFET区NR外侧的第二布线PW2。例如，PMOSFET区PR上的第一布线PW1可以用作传输漏电压(Vdd)或电源电压的通路。例如，NMOSFET区NR上的第二布线PW2可以用作传输源电压(Vss)或接地电压的通路。
第一布线PW1和第二布线PW2可以沿第二方向D2延伸并且可以被在第二方向D2上彼此相邻的逻辑单元所共享(图1至图2)。例如，第一布线PW1可以被第一逻辑单元C1和第三逻辑单元C3共享。此外，第一布线PW1可以被第一逻辑单元C1的PMOSFET区PR与第二逻辑单元C2的PMOSFET区PR共享。
在一些示例实施例中，第四过孔V4可以设置为与PMOSFET区PR中的第三栅极结构G3与第四栅极结构G4之间的源极/漏极接触件SDC接触。因此，第三栅极结构G3与第四栅极结构G4之间的源区/漏区SD可以通过导电连接图案TS、源极/漏极接触件SDC和第四过孔V4电连接到第一布线PW1。相似地，NMOSFET区NR中的源区/漏区SD可以通过第五过孔V5电连接到第二布线PW2。
根据示例实施例，第一栅极接触件GC1至第三栅极接触件GC3可以分别设置在第二栅极结构G2、第四栅极结构G4和第五栅极结构G5上。阻挡层BM可以设置成围绕第一栅极接触件GC1至第三栅极接触件GC3的侧壁和底表面，例如，图3A中的围绕第一栅极接触件GC1至第三栅极接触件GC3的底面和侧面的黑色实线。第一栅极接触件GC1至第三栅极接触件GC3的顶表面可以不用阻挡层BM来覆盖。阻挡层BM中的一些可以设置在第一栅极接触件GC1至第三栅极接触件GC3与第二栅极结构G2、第四栅极结构G4和第五栅极结构G5之间。阻挡层可以包括钛/氮化钛(Ti/TiN)。因此，阻挡层BM可以防止在第一栅极接触件GC1至第三栅极接触件GC3与第二栅极结构G2、第四栅极结构G4和第五栅极结构G5之间金属扩散。
在下面的描述中，将详细地描述第一栅极接触件GC1。第一栅极接触件GC1可以包括第一子接触件CB和第二子接触件CA。第一子接触件CB可以与第二栅极结构G2的栅电极GE的顶表面接触(例如，直接接触)，例如，第一子接触件CB可以通过稍后将要描述的阻挡层BM与栅电极GE的顶表面接触。第二子接触件CA可以与栅电极GE分隔开。
第一子接触件CB和第二子接触件CA可以包括基本相同的材料并且可以彼此直接连接以构成设置成单一(例如，并且无缝)的整体的第一栅极接触件GC1。第一子接触件CB和第二子接触件CA的长度方向可以相互垂直。第一子接触件CB和第二子接触件CA可以包括例如，掺杂的半导体、金属和导电金属氮化物中的至少一种。例如，第一子接触件CB和第二子接触件CA可以包括与源极/漏极接触件SDC相同的材料。
第二子接触件CA可以设置在第三层间绝缘层120中。因此，如图3A中示出的，第二子接触件CA的至少顶表面可以与第三层间绝缘层120的顶表面基本共面，例如，第二子接触件CA的底表面可以与第一蚀刻停止层ES1的底表面基本共面。另外，第二子接触件CA的顶表面和底表面可以分别与源极/漏极接触件SDC的顶表面和底表面基本位于相同的水平面处。
当在平面图中看时，第二子接触件CA可以设置在第一栅极结构G1与第二栅极结构G2之间。第二子接触件CA可以靠近两个栅极结构(例如，G1和G2)中的一个(例如，G2)设置。例如，如图2中示出的，第一栅极结构G1与第二子接触件CA之间的距离可以是第一距离L1，第二栅极结构G2与第二子接触件CA之间的距离可以是第二距离L2。第二距离L2可以小于第一距离L1。在另一个示例中，第二子接触件CA可以定位成与第二栅极结构G2相比更靠近第一栅极结构G1，但是不限于此。第二子接触件CA可以呈沿第一方向D1延伸的棒状。
如图3A中示出的，第一子接触件CB可以包括沿第二栅极结构G2的一个侧壁朝基底100竖直延伸的竖直延伸部分VP。例如，竖直延伸部分VP的底表面可以例如通过阻挡层BM，与第一装置隔离层ST1的顶表面接触。在另一个示例中，竖直延伸部分VP的底表面可以位于比第一装置隔离层ST1的顶表面高的水平面处，但是不限于此。竖直延伸部分VP可以是在第一子接触件CB和第二子接触件CA形成时通过二次蚀刻工艺形成的部分，稍后将要描述第一子接触件CB和第二子接触件CA的形成。因此，当在平面图中看时，竖直延伸部分VP可以与第二子接触件CA叠置。
在其他实施例中，通过去除竖直延伸部分VP与栅电极GE之间的栅极间隔件GS和栅极绝缘图案GI，竖直延伸部分VP可以与栅电极GE直接接触。因此，可以通过扩大第一栅极接触件GC1与栅电极GE之间的接触面积来减小接触电阻。
在另外其他实施例中，参照图3C，第一子接触件CB还可以包括形成在竖直延伸部分VP中的空隙AG。空隙AG可以通过在第一子接触件CB中形成竖直延伸部分VP时由于很小的宽度W3造成的不充分地沉积导电材料而产生。
在另外其他实施例中，参照图3D，第一子接触件CB可以具有与栅电极GE的侧壁基本共面的侧壁。即，第一子接触件CB的第三侧壁SW3(即，与第二子接触件CA相对的侧壁)可以与栅电极GE的第五侧壁SW5基本共面，栅电极GE的第五侧壁SW5与栅电极的与竖直延伸部分VP相邻的第四侧壁SW4相对。在这种情况下，第三侧壁SW3不能在第五侧壁SW5之外进一步投影。即，如附图中示出的，第三侧壁SW3和第五侧壁SW5可以彼此对齐。可选择地是，第三侧壁SW3可以设置在第四侧壁SW4与第五侧壁SW5之间的区域上方。
在其他实施例中，参照图3E，竖直延伸部分VP的底表面可以与第一装置隔离层ST1的顶表面分隔开。即，相对于基底100，竖直延伸部分VP的底表面可以位于比第一装置隔离层ST1的顶表面高的水平面处。第一层间绝缘层110和栅极间隔件GS可以设置在竖直延伸部分VP与栅电极GE之间。
返回参照图3A，第一栅极接触件GC1的一个侧壁可以在第一子接触件CB与第二子接触件CA彼此接触处的边界IF处具有阶梯式剖面。即，当在沿第二方向D2的剖视图中看时，第二子接触件CA可以从第一子接触件CB的一个侧壁突出。这是因为第二子接触件CA可以布置成相对于第一子接触件CB沿与第二方向D2相对的方向偏置。
返回参照图3A，当在沿第二方向D2的剖视图中看时，第一栅极接触件GC1的上部、中部和下部可以分别具有第一宽度W1、第二宽度W2和第三宽度W3。第一栅极接触件GC1的中部可以位于第二子接触件CA的底表面与栅电极GE的顶表面之间。第一栅极接触件GC1的下部可以是竖直延伸部分VP。第二宽度可以小于第一宽度W1，第三宽度W3可以小于第二宽度W2。当在沿第二方向D2的剖视图中看时，第一栅极接触件GC1的宽度可以从上部到下部逐渐减小。
参照图2，第一导电线CBL1可以设置在第一栅极接触件GC1上。第一过孔V1可以设置在第一栅极接触件GC1与第一导电线CBL1之间。第一过孔V1可以设置在第一栅极接触件GC1上。第一导电线CBL1可以通过第一过孔V1和第一栅极接触件GC1电连接到栅电极GE以将信号施加到栅电极GE。当在沿第一方向D1的剖视图中看时，第一导电线CBL1、第一过孔V1与第一栅极接触件GC1之间的连接结构可以与图3B中的第二导电线CBL2、第二过孔V2与第二栅极接触件GC2的连接结构相似。
具体地，第四层间绝缘层130和第五层间绝缘层140可以顺序地堆叠在第三层间绝缘层120上(图3A)。例如以与图3B中的第二过孔V2和第二导电线CBL2相似的方式，第一过孔V1可以设置在第四层间绝缘层130中，第一导电线CBL1可以设置在第五层间绝缘层140中。第二子接触件CA可以形成在与源极/漏极接触件SDC相同的水平面处，第一栅极接触件GC1可以例如通过竖直延伸部分VP从第一子接触件CB延伸到第一装置隔离层ST1。当在平面图中看时，第一过孔V1可以稳定地形成在延伸的第一栅极接触件GC1上，例如，第一过孔V1可以形成在竖直延伸部分VP上方的第二子接触件CA上。因此，可以通过在第一栅极接触件GC1上形成第一过孔V1时防止未对齐并确保工艺余量(process margin)来提高半导体装置的可靠性。即，第二子接触件CA可以用作设置第一过孔V1的垫。此外，由于第一栅极接触件GC1的大的平面区域，第一栅极接触件GC1与第一过孔V1可以在其间具有大的接触面积。因此，可以实现具有小电阻的半导体装置。
第一栅极接触件GC1的上述结构可以是第一栅极接触件GC1的各种结构的示例，这可以基于示例实施例实现。在下面的描述中，将详细地描述与另一个示例对应的第二栅极接触件GC2。
参照图3A至图3B，第二栅极接触件GC2可以包括第一子接触件CB和第二子接触件CA。与第一栅极接触件GC1不同，在第二栅极接触件GC2中，第二子接触件CA的一个侧壁与第一子接触件CB的一个侧壁可以彼此对齐。即，第一子接触件CB可以具有第一侧壁SW1，第二子接触件CA可以具有与第一侧壁SW1相邻的第二侧壁SW2。第一侧壁SW1和第二侧壁SW2可以相互共面。当在平面中看时，第二子接触件CA可以设置第三栅极结构G3与第四栅极结构G4之间。第二子接触件CA可以比第三栅极结构G3靠近第四栅极结构G4。
参照图3B，当在沿第一方向D1的剖视图中看时，第二栅极接触件GC2的上部和下部可以分别具有第四宽度W4和第五宽度W5。第二栅极接触件GC2的上部可以是第二子接触件CA。第二栅极接触件GC2的下部可以是第一子接触件CB的竖直延伸部分VP。第五宽度W5可以小于第四宽度W4。即，当在沿第一方向D1的剖视图中看时，第二栅极接触件GC2可以具有T形部分。虽然仅在此示出第二栅极接触件GC2，但是第一栅极接触件GC1和第三栅极接触件GC3也可以具有相似的剖面结构。
第二导电线CBL2可以设置在第二栅极接触件GC2上。第二过孔V2可以设置在第二栅极接触件GC2与第二导电线CBL2之间。详细地，第二过孔V2可以设置在第二栅极接触件GC2上。第二子接触件CA可以作为用于第二过孔V2的布置的垫。
返回参照图2和图3A，第三栅极接触件GC3可以包括第一子接触件CB和第二子接触件CA。与第一栅极接触件GC1不同，当在平面图中看时，第三栅极接触件GC3的第一子接触件CB可以沿第二方向D2延伸以穿透第二子接触件CA。即，当在沿第二方向D2的剖视图中看时，第二子接触件CA可以被第一子接触件CB环绕。当在平面图中看时，第二子接触件CA可以位于第五栅极结构G5和第六栅极结构G6之间。具体地，第二子接触件CA可以被定位成比第六栅极结构G6靠近第五栅极结构G5。
第三导电线CBL3可以设置在第三栅极接触件GC3上。第三过孔V3可以设置在第三栅极接触件GC3与第三导电线CBL3之间。详细地，第三过孔V3可以设置在第三栅极接触件GC3上。第二子接触件CA可以作为用于第三过孔V3的布置的垫。
图4、图6和图8是示出根据示例实施例的制造半导体装置的方法的平面图。图5A、图7A和图9A是分别沿图4、图6和图8的线A-A＇截取的剖视图。图5B、图7B和图9B是分别沿图4、图6和图8的线B-B＇截取的剖视图。
参照图4、图5A和图5B，第一装置隔离层ST1可以形成在基底100上以限定PMOSFET区PR与NMOSFET区NR。第二装置隔离层ST2可以形成为限定PMOSFET区PR与NMOSFET区NR中的每个上的多个有源图案FN。第二装置隔离层ST2中的每个可以沿第二方向延伸。基底100可以包括，例如，硅基底、锗基底或绝缘体上硅(SOI)基底。第一装置隔离层ST1和第二装置隔离层ST2可以通过浅槽隔离(STI)工艺形成并且可以包括，例如，氧化硅层。
第一装置隔离层ST1和第二装置隔离层ST2可以具有沿与第三方向D3相反的方向的深度。第三方向D3可以与第一方向D1、第二方向D2和基底100的顶表面垂直。例如，第二装置隔离层ST2的深度可以小于第一装置隔离层ST1的深度。在这种情况下，第二装置隔离层ST2可以通过与第一装置隔离层ST1的工艺分开的工艺来形成。作为另一示例，第二装置隔离层ST2可以与第一装置隔离层ST1同时形成并且可以具有与第一装置隔离层ST1的深度基本相同的深度。
有源图案FN可以包括鳍形部分，鳍形部分设置在第二装置隔离层ST2之间以具有相对第二装置隔离层ST2的顶表面突出的顶表面。有源图案FN可以沿第二方向D2延伸。
栅极结构G1至G6可以形成在基底100上，以与有源图案FN交叉并沿第一方向D1延伸。栅极结构G1至G6可以在第二方向D2上彼此分隔开。栅极结构G1至G6的形成步骤可以包括：形成牺牲栅极图案，在牺牲栅极图案的两侧处形成栅极间隔件GS，用栅极绝缘图案GI和栅电极GE替代牺牲栅极图案。
栅极绝缘图案GI可以包括，例如，氧化硅层、氮氧化硅层和介电常数比氧化硅层的介电常数高的高k介电层中的至少一个。栅电极GE可以包括，例如，掺杂的半导体、金属和导电金属氮化物中的至少一种。栅极间隔件GS可以包括，例如，氧化硅层、氮化硅层和氮氧化硅层中的至少一个。
可以对设置有栅极结构G1至G6的所得到的结构执行离子注入工艺以在有源图案FN上形成源区/漏区SD。源区/漏区SD可以形成在位于栅极结构G1至G6中的每个的两侧处的有源图案FN的部分中。位于栅极结构G1至G6的下方且与栅极结构G1至G6叠置的有源图案的鳍形部分可以不包括源区/漏区SD。PMOSFET区PR的源区/漏区SD可以通过注入P型杂质来形成，NMOSFET区NR的源区/漏区SD可以通过注入N型杂质来形成。
第一层间绝缘层110可以形成在基底上以覆盖源区/漏区SD并填充栅极结构G1至G6之间的间隙。覆盖层GP可以形成在第一层间绝缘层110上以覆盖栅电极GE的顶表面。覆盖层GP可以包括，例如，氧化硅层、氮化硅层和氮氧化硅层中的至少一个。第二层间绝缘层115可以形成在覆盖层GP上。第一层间绝缘层110和第二层间绝缘层115可以包括，例如，氧化硅层和氮氧化硅层中的至少一个。
可以穿过第一层间绝缘层110、第二层间绝缘层115和覆盖层GP形成导电连接图案TS，并且导电连接图案TS可以连接到源区/漏区SD。导电连接图案TS的形成步骤可以包括：形成凹陷区以穿过第一层间绝缘层110、第二层间绝缘层115和覆盖层GP并且以暴露在栅极结构G1至G6的两侧处的源区/漏区SD，形成导电材料层以填充凹陷区，随后对导电材料层进行平坦化直到暴露第二层间绝缘层115。另外，在用导电材料填充凹陷区之前，阻挡层可以形成在凹陷区中。阻挡层可以包括钛/氮化钛(Ti/TiN)。
导电连接图案TS可以包括，例如，金属硅化物材料中的至少一种。例如，导电连接图案TS可以包括，例如，硅化钛、硅化钽和硅化钨中的至少一种。导电连接图案TS还可以包括金属层。金属层可以包括，例如，钛、钽和钨中的至少一种。例如，导电连接图案TS可以包括，例如，金属硅化物层和金属硅化物层上的金属层。
在PMOSFET区PR中，导电连接图案TS中的每个可以形成为将在第一方向D1上彼此分隔开的源区/漏区SD彼此连接，其中，第二装置隔离层ST2位于彼此分隔开的源区/漏区SD之间。在NMOSFET区NR中，源区/漏区SD可以以相同的方式通过导电连接图案TS彼此连接。即，在NMOSFET区NR中，导电连接图案TS中的每个可以形成为连接在第一方向D1上彼此分隔开的源区/漏区SD，其中，第二装置隔离层ST2位于彼此分隔开的源区/漏区SD之间。导电连接图案TS可以形成为具有位于比栅极结构G1至G6的顶表面高的水平面处的顶表面。
参照图6、图7A和图7B，可以在设置有导电连接图案TS的所得到的结构上顺序地堆叠第一蚀刻停止层ES1和第三层间绝缘层120。第一蚀刻停止层ES1可以包括，例如，碳氮化硅层，第三层间绝缘层120可以包括，例如，氧化硅层或氮氧化硅层。第一蚀刻停止层ES1可以防止导电连接图案TS中的金属原子扩散到导电连接图案TS上的层中。
可以利用第一光掩模(未示出)通过同时对第一蚀刻停止层ES1和第三层间绝缘层120进行图案化来形成第二子接触孔CAH和源极/漏极接触孔SDH。即，可以通过光刻工艺同时形成第二子接触孔CAH和源极/漏极接触孔SDH。可以执行对第一蚀刻停止层ES1和第三层间绝缘层120的图案化直到暴露第二层间绝缘层115和导电连接图案TS的顶表面。
在示例实施例中，当在平面图中看时，第二子接触孔CAH可以分别形成在第一栅极结构G1与第二栅极结构G2之间、第三栅极结构G3与第四栅极结构G4之间以及第五栅极结构G5与第六栅极结构G6之间。源极/漏极接触孔SDH可以暴露位于栅极结构G1至G6中的每个的两侧处的导电连接图案TS。
此外，第二子接触孔CAH可以形成在PMOSFET区PR与NMOSFET区NR之间的第一装置隔离层ST1上。当在平面图中看时，第二子接触孔CAH可以呈类棒状形。源极/漏极接触孔SDH可以呈沿导电连接图案TS的顶表面的在第一方向D1上延伸的棒状形。
参照图8、图9A和图9B，掩模层150可以形成在第三层间绝缘层120上以填充第二子接触孔CAH和源极/漏极接触孔SDH。掩模层150可以包括，例如，自旋硬掩模(SOH)材料。
可以通过利用第二光掩模(未示出)对掩模层150进行图案化来形成第一子接触孔CBH。第二光掩模可以与上述第一光掩模不同。即，可以通过第二光刻工艺形成第一子接触孔CBH。可以在对掩模层150进行图案化期间，对第二至第三层间绝缘层110、115和120、覆盖层GP和第一蚀刻停止层ES1一起进行图案化。可以执行掩模层150的图案化以暴露第二栅极结构G2、第四栅极结构G4和第五栅极结构G5的栅电极GE的顶表面(图9A)。
另外，在对掩模层150进行图案化期间，可以去除第二栅极结构G2、第四栅极结构G4和第五栅极结构G5的覆盖层GP。通过形成后面描述的竖直延伸孔VH的工艺，可以对第二栅极结构G2、第四栅极结构G4和第五栅极结构G5的栅极间隔件GS进行部分地蚀刻。
第一子接触孔CBH可以形成在PMOSFET区PR与NMOSFET区NR之间的第一装置隔离层ST1上。此外，第一子接触孔CBH可以连接到第二子接触孔CAH。即，第一连接孔CH1、第二连接孔CH2和第三连接孔CH3可以分别形成在第二栅极结构G2、第四栅极结构G4和第五栅极结构G5上。
第一连接孔CH1、第二连接孔CH2和第三连接孔CH3中的每个可以包括第一子接触孔CBH和第二子接触孔CAH。第二子接触孔CAH可以包括竖直延伸孔VH以暴露第二栅极结构G2的一个侧壁。竖直延伸孔VH可以暴露第一装置隔离层ST1的顶表面中的一些。
具体地，第一子接触孔CBH可以形成为与第二子接触孔CAH的一部分叠置。这样，在形成第一子接触孔CBH期间，可以对第二子接触孔CAH进行进一步蚀刻，例如，二次蚀刻。换而言之，第一层间绝缘层110的在第一子接触孔CBH与第二子接触孔CAH的叠置的区域下方的区域可以沿第二栅极结构G2的一个侧壁进行过蚀刻以形成竖直延伸孔VH。当在平面图中看时，竖直延伸孔VH可以与第二子接触孔CAH叠置。
返回参照图2、图3A和图3B，可以去除掩模层150。可以利用灰化工艺和/或剥离工艺来执行掩模层150的去除。接下来，阻挡层BM和导电层可以形成在第三层间绝缘层120上以填充第一连接孔CH1至第三连接孔CH3和源极/漏极接触孔SDH。阻挡层BM可以包括，例如，钛/氮化钛(Ti/TiN)。导电层可以包括，例如，掺杂的半导体、金属和导电金属氮化物中的至少一种。可以对导电层和阻挡层BM进行平坦化以暴露第三层间绝缘层120，从而第一栅极接触件GC1至第三栅极接触件GC3和源极/漏极接触件SDC可以分别形成在第一连接孔CH1至第三连接孔CH3和源极/漏极接触孔SDH中。第一栅极接触件GC1至第三栅极接触件GC3中的每个可以包括连接而构成单一整体的第一子接触件CB和第二子接触件CA。每个阻挡层BM可以围绕第一栅极接触件GC1至第三栅极接触件GC3中的每个。每个阻挡层BM的一部分可以设置在第一栅极接触件GC1至第三栅极接触件GC3中的各个栅极接触件与第二栅极结构G2、第四栅极结构G4和第五栅极结构G5中的各个栅极结构之间
接下来，可以在第三层间绝缘层120上顺序地形成第二蚀刻停止层ES2、第四层间绝缘层130、第三蚀刻停止层ES3和第五层间绝缘层140以覆盖第一栅极接触件GC1至第三栅极接触件GC3和源极/漏极接触件SDC。过孔V1至V5可以形成为穿过第四层间绝缘层130。导电线CBL1至CBL3与布线PW1和PW2可以形成在第五层间绝缘层140中。
第一过孔V1至第三过孔V3可以分别形成在第一栅极接触件GC1至第三栅极接触件GC3上。第一栅极接触件GC1至第三栅极接触件GC3中的每个可以包括与源极/漏极接触件SDC一起形成的第二子接触件CA。因为第二子接触件CA用于进一步放大第一栅极接触件GC1至第三栅极接触件GC3的区域，所以第二子接触件CA可以防止第一过孔V1至第三过孔V3的未对齐。因此，能够确保用于形成第一过孔V1至第三过孔V3的工艺余量。此外，由于第一栅极接触件GC1至第三栅极接触件GC3的大的平面区域，第一栅极接触件GC1至第三栅极接触件GC3与第一过孔V1至第三过孔V3可以在其间具有大的接触面积。因此，可以实现具有低电阻和高可靠性的半导体装置。
图10是示出根据其他示例实施例的半导体装置的平面图。在下面的描述中，可以通过相似或相同的附图标号来指示前面参照图2、图3A和图3B描述的元件，而不用重复和重叠地对它们进行描述。图3A和图3B可以与图10的A-A＇和B-B＇的线对应。
参照图10，当在平面图中看时，第一栅极接触件GC1的第二子接触件CA设置在第一栅极结构G1与第二栅极结构G2之间。与参照图2的描述不同，第二子接触件CA可以设置在两个栅极结构(例如，G1和G2)的中心区域处。例如，第一栅极结构G1与第二子接触件CA之间的距离可以是第一距离L1，第二栅极结构G2与第二子接触件CA之间的距离可以是第二距离L2。第一距离L1和第二距离L2可以基本相等。第二栅极接触件GC2的第二子接触件CA也可以设置在第三栅极结构G3与第四栅极结构G4之间的中心区域处，第三栅极接触件GC3的第二子接触件CA也可以设置在第五栅极结构G5与第六栅极结构G6之间的中心区域处。
图11是示出包括根据示例实施例的半导体装置的电子系统的示例的示意性框图。
参照图11，根据示例实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)单元(I/O装置)1120、存储装置1130、接口单元(接口)1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两个可以通过数据总线1150来相互通信。数据总线1150可以与通过其传输电信号的路径对应。
控制器1110可以包括微处理器、数据信号处理器、微控制器和其他相似逻辑装置中的至少一个。I/O单元1120可以包括小键盘、键盘或显示单元。存储装置1130可以存储数据和/或命令。存储装置1130可以包括非易失性存储装置，例如，闪存装置、相变存储装置和/或磁存储装置。此外，存储装置还可以包括易失性存储装置。在这种情况下，存储装置1130可以包括具有根据示例实施例的半导体装置的SRAM(静态随机存取存储器)装置。接口单元1140可以将电数据传送到通信网络或者可以从通信网络接收电数据。可以以无线或有线的方式操作接口单元1140。例如，接口单元1140可以包括用于无线通信的天线或者用于无线和/或有线通信的收发器。虽然附图中未示出，但是电子系统1100还可以包括用作用于改善控制器1110的操作的高速缓冲存储器的快速DRAM装置和/或快速SRAM装置。根据示例实施例的半导体装置可以设置为控制器1110和/或I/O单元1120的一部分。
图12是示出包括根据示例实施例的半导体装置的电子装置的构造的框图。
参照图12，电子装置1200可以包括半导体芯片1210。半导体芯片1210可以包括处理器1211、嵌入式存储器1213、高速缓冲存储器1215。
处理器1211可以包括一个或更多个处理器核C1至Cn。所述一个或更多个处理器核C1至Cn可以处理数据和信号。处理器核C1至Cn可以包括根据实施例的半导体装置和例如(例如，图1中的)多个逻辑单元。
电子装置1200可以利用正在处理的数据和信号来执行特定功能。处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据DAT1可以是由一个或更多个处理器核C1至Cn正在处理的或将要被处理的数据。嵌入式存储器1213可以管理第一数据DAT1。例如，嵌入式存储器1213可以缓冲第一数据DAT1。即，嵌入式存储器1213可以用作处理器1211的缓冲器存储器或工作存储器。
根据实施例，电子装置1200可以应用于可穿戴装置。
嵌入式存储器1213可以是SRAM(静态随机存取存储器)。SRAM可以以比DRAM(动态随机存取存储器)的运行速度快的速度操作。当SRAM嵌入在半导体芯片1210中时，电子装置1200可以具有小尺寸并且可以高速操作。SRAM可以包括根据实施例的半导体装置。
具有一个或更多个处理器核C1至Cn的高速缓冲存储器1215可以安装在半导体芯片1210上。高速缓冲存储器1215可以存储缓存数据DATc。缓存数据DATc可以是利用一个或更多个处理器核C1至Cn的数据。高速缓冲存储器1215可以包括具有根据实施例的半导体装置的SRAM。
为了易于理解，在图12中，高速缓冲存储器1215示出为单独的组件。但是处理器1211可以被构造成包括高速缓冲存储器1215。图12是不受限制的。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于各种接口协议来传送数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于USB(通用串行总线)、SCSI(小型计算机系统接口)、PCI(外围组件互连)表达、ATA(高级技术附件)，PATA(并行ATA)、SATA(串行ATA)、SAS(串行SCSI)、IDE(集成驱动电路)和UFS(通用闪存)中的至少一种来传送数据。
图13是根据示例实施例的SRAM单元的电路图。SRAM单元可以应用到图12中示出的嵌入式存储器1213和/或高速缓冲存储器1215。
参照图13，SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管，第一下拉晶体管TD1和第二下拉晶体管TD2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接到电源线Vcc，第一下拉晶体管TD1的第二源极/漏极可以连接到接地线Vss。第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以相互电连接。因此，第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。相互连接的第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以对应于第一反相器的输入，第一节点可以对应于第一反相器的输出。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可以连接到接地线Vss。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以相互电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。相互连接的第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以对应于第二反相器的输入。第二节点可以对应于第二反相器的输出。
相互结合的第一反相器和第二反相器可以构成锁定结构。即，第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接到第一节点N1，第一存取晶体管TA1的第二源极/漏极可以连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2的栅极可以连接到字线WL。因此，可以实现根据实施例的SRAM单元。
图14至图16是示出包括根据实施例的半导体装置的多媒体装置的透视图。图11的电子系统1100和/或图12的电子装置1200可以应用于图14中示出的移动电话或智能电话2000，可以应用于图15中示出的平板或智能平板3000，以及可以应用于图16中示出的笔记本计算机4000。
已经在此公开了示例实施例，虽然采用了特定术语，但是它们仅以通用的描述性意义来使用并将被理解，而不是出于限制性的目的。在某些情况下，对于本领域的普通技术人员将显而易见的是，正如本申请自提交之时起，除非另外明确地指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解的是，在不脱离如权利要求所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (5)

1.一种半导体装置，所述半导体装置包括：
基底，包括P型金属氧化物半导体场效应管区和N型金属氧化物半导体场效应管区；
第一栅极结构，沿第一方向延伸并且与P型金属氧化物半导体场效应管区和N型金属氧化物半导体场效应管区交叉；
栅极接触件，在第一栅极结构上并且连接到第一栅极结构，栅极接触件在P型金属氧化物半导体场效应管区与N型金属氧化物半导体场效应管区之间，
其中，栅极接触件包括：
第一子接触件，与第一栅极结构的顶表面接触，第一子接触件包括沿第一栅极结构的一个侧壁朝向基底竖直地延伸的竖直延伸部分，以及
第二子接触件，从第一子接触件侧向延伸以与第一栅极结构具有非叠置关系，第二子接触件的顶表面与第一子接触件的顶表面在同一水平面处。
2.根据权利要求1所述的半导体装置，其中，第一子接触件的长度方向和第二子接触件的长度方向相互垂直，第一子接触件和第二子接触件限定单一无缝结构。
3.根据权利要求2所述的半导体装置，其中，竖直延伸部分与第二子接触件叠置，竖直延伸部分从第二子接触件向基底延伸。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：
源区/漏区，在第一栅极结构的两侧处；
导电连接图案，在第一栅极结构的两侧处，并连接到源区/漏区；
源极/漏极接触件，在导电连接图案上并通过导电连接图案与源区/漏区电连接，
其中，源极/漏极接触件的顶表面与第一子接触件和第二子接触件的顶表面在同一水平面处。
5.根据权利要求4所述的半导体装置，其中，第二子接触件的厚度等于源极/漏极接触件的厚度。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947657B2 (en) * 2016-01-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102503164B1 (ko) * 2016-04-05 2023-02-24 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102578579B1 (ko) * 2016-11-09 2023-09-14 삼성전자주식회사 반도체 소자
KR102557123B1 (ko) * 2017-01-02 2023-07-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US9966338B1 (en) * 2017-04-18 2018-05-08 Globalfoundries Inc. Pre-spacer self-aligned cut formation
US10332870B2 (en) * 2017-06-01 2019-06-25 Samsung Electronics Co, Ltd. Semiconductor device including a field effect transistor
KR102516266B1 (ko) * 2017-11-10 2023-03-31 삼성전자주식회사 반도체 소자
US10910313B2 (en) * 2017-11-16 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10930753B2 (en) * 2017-11-30 2021-02-23 Intel Corporation Trench isolation for advanced integrated circuit structure fabrication
US11494542B2 (en) 2019-01-29 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method of generating layout diagram and system for same
DE102020100755B4 (de) 2019-01-29 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-bauelement, verfahren zum erzeugen eines layout-diagramms und system dafür
KR102826504B1 (ko) 2019-07-25 2025-06-30 삼성전자주식회사 반도체 소자
CN117727761A (zh) * 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
KR102820465B1 (ko) 2019-09-17 2025-06-17 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
US11222831B2 (en) * 2020-06-04 2022-01-11 Samsung Electronics Co., Ltd. Stacked integrated circuit devices
CN114068527B (zh) * 2020-08-06 2025-06-03 上海华力集成电路制造有限公司 场效应晶体管、其制造方法及其形成过程中的一版图
KR102777095B1 (ko) * 2021-02-18 2025-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102861154B1 (ko) 2021-02-22 2025-09-17 삼성전자주식회사 반도체 장치
US12142637B2 (en) * 2021-06-29 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20230290766A1 (en) * 2022-03-09 2023-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967850A (zh) * 2005-11-15 2007-05-23 株式会社瑞萨科技 半导体装置
CN101261955A (zh) * 2007-03-07 2008-09-10 台湾积体电路制造股份有限公司 嵌入式动态随机存取存储器装置及其接触插塞的形成方法
KR20090007978A (ko) * 2007-07-16 2009-01-21 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN101615614A (zh) * 2008-06-23 2009-12-30 台湾积体电路制造股份有限公司 集成电路结构
CN102648521A (zh) * 2009-08-31 2012-08-22 超威半导体公司 半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230731B1 (ko) 1996-12-30 1999-11-15 김영환 반도체 디바이스의 콘택 구조 및 그 제조방법
KR20020002996A (ko) 2000-06-30 2002-01-10 박종섭 에스램 메모리 소자의 제조 방법
KR100349681B1 (ko) 2000-07-31 2002-08-24 주식회사 하이닉스반도체 에스램 제조방법
KR20020010965A (ko) * 2000-07-31 2002-02-07 박종섭 반도체소자의 제조 방법
US6426263B1 (en) 2000-08-11 2002-07-30 Agere Systems Guardian Corp. Method for making a merged contact window in a transistor to electrically connect the gate to either the source or the drain
JP4561060B2 (ja) 2003-07-28 2010-10-13 パナソニック株式会社 半導体装置及びその製造方法
JP2007103862A (ja) 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
DE102005052000B3 (de) 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
KR20100073351A (ko) 2008-12-23 2010-07-01 주식회사 동부하이텍 반도체 소자의 버팅 컨택 형성 방법
KR20110078105A (ko) 2009-12-30 2011-07-07 주식회사 동부하이텍 반도체 소자의 버팅 콘택 형성 방법
JP2012004484A (ja) 2010-06-21 2012-01-05 Renesas Electronics Corp Ｓｒａｍ
US8766256B2 (en) 2012-06-12 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe SRAM butted contact resistance improvement
US8647938B1 (en) 2012-08-09 2014-02-11 GlobalFoundries, Inc. SRAM integrated circuits with buried saddle-shaped FINFET and methods for their fabrication
CN102944196B (zh) 2012-11-02 2015-08-19 上海华力微电子有限公司 一种检测半导体圆形接触孔圆度的方法
US9159826B2 (en) 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9385069B2 (en) 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
US9105691B2 (en) 2013-04-09 2015-08-11 International Business Machines Corporation Contact isolation scheme for thin buried oxide substrate devices
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967850A (zh) * 2005-11-15 2007-05-23 株式会社瑞萨科技 半导体装置
CN101261955A (zh) * 2007-03-07 2008-09-10 台湾积体电路制造股份有限公司 嵌入式动态随机存取存储器装置及其接触插塞的形成方法
KR20090007978A (ko) * 2007-07-16 2009-01-21 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN101615614A (zh) * 2008-06-23 2009-12-30 台湾积体电路制造股份有限公司 集成电路结构
CN102648521A (zh) * 2009-08-31 2012-08-22 超威半导体公司 半导体器件

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