CN105977210A - 一种阵列基板及其制备方法 - Google Patents
一种阵列基板及其制备方法 Download PDFInfo
- Publication number
- CN105977210A CN105977210A CN201610340811.5A CN201610340811A CN105977210A CN 105977210 A CN105977210 A CN 105977210A CN 201610340811 A CN201610340811 A CN 201610340811A CN 105977210 A CN105977210 A CN 105977210A
- Authority
- CN
- China
- Prior art keywords
- photoresist
- layer
- source
- pattern
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 91
- 238000002360 preparation method Methods 0.000 title description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 95
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims abstract description 69
- 238000002161 passivation Methods 0.000 claims abstract description 60
- 229920002120 photoresistant polymer Polymers 0.000 claims description 133
- 238000000151 deposition Methods 0.000 claims description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 238000002834 transmittance Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 17
- -1 Polyethylene naphthalene Polymers 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 229920000139 polyethylene terephthalate Polymers 0.000 description 6
- 239000005020 polyethylene terephthalate Substances 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 4
- 239000011112 polyethylene naphthalate Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明公开一种阵列基板的制备方法，通过在一基板上形成栅电极；在栅电极和基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案；在接触孔图案及钝化层上形成ITO像素电极。本发明还公开一种阵列基板。通过这种方式，本发明利用一道光罩制程形成半导体图案、源漏极图案及接触孔图案，使得阵列基板的制程缩减到三道光罩，从而降低制程成本、减小作业时间，提高生产效率。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
液晶显示面板(Liquid crystal displays，LCDs)是一种被广泛应用的平板显示器，主要是通过液晶开关调制背光源光场强度来实现画面显示。LCDs的制程中包含阵列基板的制程，传统阵列基板的制程一般采用五道光罩技术或四道光罩技术，五道光罩技术是将栅电极、半导体层、源漏极、钝化层及透明电极层分别通过一道光罩进行制备；四道光罩技术是将半导体层和源漏极用一道半色调光罩或多灰阶光罩同时形成。
在阵列基板的制程中，采用的光罩次数越多，制程成本越高，相应的作业时间也越长，生产效率越低。
发明内容
本发明的目的在于提供一种阵列基板及其制备方法，旨在解决阵列基板中光罩次数过多而导致制程成本高、作业时间长、生产效率低的问题。
为实现上述目的，本发明提供一种阵列基板的制备方法，该方法包括：
在一基板上形成栅电极；
在栅电极和基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案；
在接触孔图案及钝化层上形成ITO像素电极。
其中，在栅电极和基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案包括：
在栅电极和基板上依次沉积栅极绝缘层、半导体层及源漏金属层，并覆盖第一光阻；
利用一光罩对半导体层、源漏金属层、第一光阻进行图案化处理以形成半导体图案、源漏极图案及剩余的第二光阻，剩余的第二光阻位于源漏金属层之上；
在基板上沉积钝化层，钝化层覆盖栅极绝缘层、半导体图案、源漏极图案及第二光阻；
清除第二光阻及第二光阻上的钝化层以形成接触孔图案。
其中，利用一光罩对半导体层、源漏金属层、第一光阻进行图案化处理以形成半导体图案、源漏极图案及剩余的第二光阻包括：
利用一光罩对第一光阻进行曝光，暴露出基板两端的源漏金属层，且使第一光阻形成三种不同的厚度，其中三种不同的厚度分别为第一光阻对应半导体图案的第一区域光阻的厚度、第一光阻对应源漏极图案的第二区域光阻的厚度及第一光阻对应第二光阻的第三区域光阻的厚度；
利用干刻和湿刻清除暴露的源漏金属层及对应的半导体层；
对第一光阻进行灰化处理以清除对应半导体图案的第一区域光阻；
利用干刻和湿刻清除对应半导体图案上的源漏金属层以形成半导体图案；
对第二区域光阻及第三区域光阻进行灰化处理以形成源漏极图案，第三区域光阻剩余第二光阻。
其中，光罩为多灰阶光罩，多灰阶光罩具有四种不同的透光率。
其中，清除第二光阻及第二光阻上的钝化层以形成接触孔图案之前包括：
利用激光照射第二光阻。
其中，在栅电极和基板上依次沉积栅极绝缘层、半导体层及源漏金属层包括：
利用化学气相沉积技术在栅电极和基板上依次沉积栅极绝缘层及半导体层；
利用物理气相沉淀技术在半导体层上沉积源漏金属层。
其中，利用化学气相沉积技术在栅电极和基板上沉积半导体层包括：
利用化学气相沉积技术在栅电极和基板上沉积非晶硅层；
对非晶硅层进行掺杂形成掺杂非晶硅层。
其中，在接触孔图案及钝化层上形成ITO像素电极包括：
在钝化层上沉积ITO导电层；
利用第三道光罩制程对ITO导电层进行图案化处理以形成ITO像素电极。
其中，在一基板上形成栅电极包括：
在基板上形成栅金属层；
利用第一道光罩制程对栅金属层进行图案化处理以形成栅电极。
为实现上述目的，本发明还提供一种阵列基板，包括：
基板及在基板上形成的栅电极；
形成于栅电极和基板上的栅极绝缘层、半导体层、源漏金属层、钝化层，及通过一道光罩制程形成的半导体图案、源漏极图案、接触孔图案；
形成于接触孔图案与钝化层上的ITO像素电极。
有益效益：区别于现有技术的情况，本发明通过在一基板上形成栅电极；在栅电极和基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案；在接触孔图案及钝化层上形成ITO像素电极。通过这种方式，本发明利用一道光罩制程形成半导体图案、源漏极图案及接触孔图案，使得阵列基板的制程缩减到三道光罩，从而降低制程成本、减小作业时间，提高生产效率。
附图说明
图1是本发明阵列基板的制备方法第一实施方式的流程示意图；
图2是图1中步骤S1的具体流程示意图；
图3a-图3b是图2各步骤中阵列基板的截面示意图；
图4是图1中步骤S2的具体流程示意图；
图5a-图5d是图4各步骤中阵列基板的截面示意图；
图6是图1中步骤S3的具体流程示意图；
图7a-图7b是图6各步骤中阵列基板的截面示意图；
图8是本发明阵列基板的制备方法第二实施方式的流程示意图；
图9a-图9j是图8各步骤中阵列基板的截面示意图；
图10是本发明阵列基板第一实施方式的截面示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明所提供的一种阵列基板及其制备方法做进一步详细描述。
如图1所示，是本发明阵列基板的制备方法第一实施方式的流程图，该阵列基板的制备方法具体包括如下步骤：
S1：在一基板101上形成栅电极1021；
具体地，基板101可以是PEN(Polyethylene naphthalene，聚萘二甲酸乙二醇酯)或PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)或PI(Polyimide，聚酰亚胺)或玻璃制成的。
如图2所示，该步骤可具体包括：
S101：通过溅镀等方式在该基板101的上表面形成一栅金属层102，该栅金属层102的材料包含但不限于金、银、铜或铁等材料，请参阅图3a；
S102：利用第一道光罩制程对栅金属层102进行图案化处理以形成栅电极1021。
可以采用黄光制程(如显影、湿刻、干刻等)通过第一光罩对栅金属层102进行图形化处理，此时，处理后的栅金属层102可以作为栅电极1021。该栅电极1021是底栅电极1021，可以位于基板101上表面的中部，请参阅图3b。
底栅电极1021的俯视图的图案包括但不限于：直线图案、曲线图案、多边形图案、圆形图案、椭圆形图案或星形图案等图案，可以理解，具体的图案形状可根据实际使用来确定，本发明的实施方案在此不作具体限定。
S2：在栅电极1021和基板101上沉积栅极绝缘层103、半导体层104、源漏金属层105及钝化层107，通过一道光罩制程对半导体层104、源漏金属层105及钝化层107进行图案化处理以形成半导体图案1041、源漏极图案1051及接触孔图案108；
具体地，如图4所示，该步骤可包括：
S103：在栅电极1021和基板101上依次沉积栅极绝缘层103、半导体层104及源漏金属层105，并覆盖第一光阻106；
请查阅图5a，可选利用化学气相沉积法在栅电极1021和基板101上首先沉积栅极绝缘层103，栅极绝缘层103包覆栅电极1021，栅极绝缘层103远离栅电极1021的上表面可选为一平整面；
然后在栅极绝缘层103上沉积半导体层104，可选在栅极绝缘层103上首先沉积第一层的非晶硅(a-Si)半导体材料(图中未示出)，在非晶硅层上沉积高掺杂的硅的层，例如N+层，形成非晶硅半导体层104；
再通过物理气相沉积法等方式在非晶硅半导体层104上形成源漏金属层105，源漏金属层105包括但不限于：铝、铜、钴、钛等金属；
在源漏金属层105上覆盖第一光阻106，光阻是一种光敏性物质，经曝光、显影后留下的部分对底层起保护作用，然后进行蚀刻脱膜并最终可获得需要的图案。
S104：利用一光罩对半导体层104、源漏金属层105、第一光阻106进行图案化处理以形成半导体图案1041、源漏极图案1051及剩余的第二光阻1061，剩余的第二光阻1061位于源漏金属层105之上；
在传统制程中，形成半导体图案1041、源漏极图案1051、接触孔图案108中需要用到三道光罩，而在步骤S104中，请参阅图5b，利用一道光罩即可形成半导体图案1041、源漏极图案1051，而第一光阻106曝光显影后剩余的第二光阻1061可为后续形成接触孔图案108做准备，大大缩减了制程流程，降低制程成本。
这里光罩可选多灰阶光罩，多灰阶光罩具有3中以上不同的透光率，对光阻进行曝光显影后可以形成不同的光阻厚度，为半导体层104、源漏金属层105及第一光阻106的图案化处理做准备。
其中，半导体图案1041包括沟道1043、掺杂区1042及存储电容部分(图中未示出)，源漏极图案1051包括源极1052、漏极1053和数据线(图中未示出)，第二光阻1061位于源漏极图案1051的漏极1053上。
S105：在基板101上沉积钝化层107，钝化层107覆盖栅极绝缘层103、半导体图案1041、源漏极图案1051及第二光阻1061；
请参阅图5c，利用化学气相沉积法在基板101上沉积钝化层107，钝化层107覆盖两端暴露的栅极绝缘层103、源漏极图案1051、半导体图案1041中的沟道1043、及第二光阻1061。
S106：清除第二光阻1061及第二光阻1061上的钝化层107以形成接触孔图案108。
利用拔起微影(lift-off)制程对第二光阻1061及第二光阻1061上的钝化层107进行清除，lift-off制程是通过突起的光阻图形使钝化层107在需要形成接触孔图案108的位置上有突起，再用去光阻的方式将第二光阻1061部分拔起，也就是清除，同时第二光阻1061上的钝化层107也被清除，第二光阻1061所在的位置上形成凹陷，也就形成需要的接触孔图案108，请参阅图5d。
利用lift-off制程形成接触孔图案108的过程中，为了提高效率，可在第二光阻1061被清除前，利用激光照射第二光阻1061，从而使得第二光阻1061更容易被清除。
另外，在利用lift-off制程形成接触孔图案108时，即使形成的接触孔图案108出现不整齐的现象，也不会影响阵列基板的显示效果，这主要是由于接触孔图案108主要起到连接源漏极与像素电极的作用，并不对显示效果造成影响；而且利用这种方式形成的所有接触孔图案108的尺寸接近，也就不存在去光阻时均匀性差的问题。
S3：在接触孔图案108及钝化层107上形成ITO像素电极110。
具体地，如图6所示，该步骤可包括：
S107：在钝化层107上沉积ITO导电层109；
利用物理气相沉积法在钝化层107上沉积ITO导电层109，如图7a所示。
S108：利用第三道光罩制程对ITO导电层109进行图案化处理以形成ITO像素电极110。
第三道光罩制程可选采用黄光制程，包括显影、湿刻、干刻等工艺，通过第三光罩对ITO导电层109进行图案化处理，处理后的ITO导电层109可以作为像素电极110使用，如图7b所示。
在对ITO导电层109进行图案化处理时，需要使得处理后的图案边缘整齐，并且ITO像素电极110控制在一定的宽度，从而使得组合后的显示面板的亮度均匀，不会产生各种痕迹，本实施方式中，第三道光罩制程采用传统的黄光制程，可使形成的ITO像素电极110获得与传统的五道光罩或四道光罩技术中相同的显示效果，不存在现有技术中利用lift-off制程制作ITO像素电极时出现的图案边缘不整齐、线宽不易控制及显示不均的问题。
可以看出，本发明阵列基板101第一实施方式，通过在一基板101上形成栅电极1021；在栅电极1021和基板101上沉积栅极绝缘层103、半导体层104、源漏金属层105及钝化层107，通过一道光罩制程对半导体层104、源漏金属层105及钝化层107进行图案化处理以形成半导体图案1041、源漏极图案1051及接触孔图案108；在接触孔图案108及钝化层107上形成ITO像素电极110。通过这种方式，本发明利用一道光罩制程形成半导体图案1041、源漏极图案1051及接触孔图案108，使得阵列基板的制程缩减到三道光罩，从而降低制程成本、减小作业时间，提高生产效率。
如图8所示，是本发明阵列基板的制备方法第二实施方式，图9a-图9j是本实施方式中各步骤的截面示意图，请参阅图8和图9，该阵列基板的制备方法具体包括如下步骤：
S201：在一基板201上形成栅电极202；
具体地，基板201可以是PEN(Polyethylene naphthalene，聚萘二甲酸乙二醇酯)或PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)或PI(Polyimide，聚酰亚胺)制成的。
通过溅镀等方式在该基板201的上表面形成一栅金属层(图中为示出)，栅金属层的材料包含但不限于金、银、铜或铁等材料；利用第一道光罩制程对栅金属层进行图案化处理以形成栅电极202，如图9a所示。
S202：在栅电极202和基板201上依次沉积栅极绝缘层203、半导体层204及源漏金属层205，并覆盖第一光阻206；
请查阅图9b，可选利用化学气相沉积法在栅电极202和基板201上首先沉积栅极绝缘层203，栅极绝缘层203包覆栅电极202，栅极绝缘层203远离栅电极202的上表面可选为一平整面；
然后在栅极绝缘层203上沉积半导体层204，可选在栅极绝缘层203上首先沉积第一层的非晶硅(a-Si)半导体材料(图中为示出)，然后在非晶硅层上沉积高掺杂的硅的层，例如N+层，形成非晶硅半导体层204；
再通过物理气相沉积法等方式在非晶硅半导体层204上形成源漏金属层205，源漏金属层205包括但不限于：铝、铜、钴、钛等金属；
在源漏金属层205上覆盖第一光阻206，光阻是一种光敏性物质，经曝光、显影后留下的部分对底层起保护作用，然后进行蚀刻脱膜并最终可获得需要的图案。
S203：利用一光罩30对第一光阻206进行曝光，暴露出基板201两端的源漏金属层205，且使第一光阻206形成三种不同的厚度，其中三种不同的厚度分别为第一光阻206对应半导体图案2041的第一区域光阻2061的厚度、第一光阻206对应源漏极图案2051的第二区域光阻2062的厚度及第一光阻206对应第二光阻2064的第三区域光阻2063的厚度；
请参阅图9c，光罩30选用多灰阶光罩30，多灰阶光罩30具有四种不同的透光率，多灰阶光罩30的两端为不透膜31，对第一光阻206进行曝光后使得不透膜31对应的区域被清除，多灰阶光罩31的中间区域包含三种不同透光率的材料32/33/34，使第一光阻206曝光后形成三种不同的厚度，其中第一区域光阻2061的厚度最小、第三区域光阻2063的厚度最大，第二区域光阻2062的厚度位于这两者之间。
为了便于说明问题，以具体数字进行举例，并不表示任何限定。比如，令第一区域光阻2061的厚度为0.5μm，第二区域光阻2062的厚度为1μm，第三区域光阻2063的厚度为2.5μm。
S204：利用干刻和湿刻清除暴露的源漏金属层205及对应的半导体层204；
请参阅图9d，利用一次湿刻清除两端的暴露的源漏金属层205，再利用一次干刻清除两端源漏金属层205下方的半导体层204，使得位于两端的栅极绝缘层203暴露。
S205：对第一光阻206进行灰化处理以清除对应半导体图案2041的第一区域光阻2061；
请参阅图9e，利用氧烧光阻对具有三种不同膜厚的第一光阻206进行灰化处理，清除对第一区域光阻2061，清除的厚度为0.5μm，因此清除后第二区域光阻2062的剩余厚度为0.5μm，第三区域光阻2063的剩余厚度为2μm。
S206：利用干刻和湿刻清除对应半导体图案2041上的源漏金属层205以形成半导体图案2041；
请参阅图9f，利用一次干刻和一次湿刻清除掉位于原第一区域光阻2061下方的源漏金属层205，同时清除掉位于源漏极金属层下方的高掺杂的硅的层，暴露出沟道2043和掺杂区2042，形成半导体图案2041，半导体图案2041包括沟道2043、掺杂区2042及存储电容部分(图中未示出)。
S207：对第二区域光阻2062及第三区域光阻2063进行灰化处理以形成源漏极图案2051，第三区域光阻2063剩余第二光阻2064；
请参阅图9g，利用氧烧光阻对第二区域光阻2062及第三区域光阻2063进行灰化处理，形成源漏极图案2051，源漏极图案2051包括源极2052、漏极2053和数据线(图中未示出)。
清除的第二区域光阻2062的厚度为0.5μm，因此第三区域光阻2063的剩余厚度为1.5μm，剩余的第三区域光阻2063称为第二光阻2064，第二光阻2064位于源漏极图案2051的漏极2053上。
S208：在基板201上沉积钝化层207，钝化层207覆盖栅极绝缘层203、半导体图案2041、源漏极图案2051及第二光阻2064；
请参阅图9h，利用化学气相沉积法在基板201上沉积钝化层207，钝化层207覆盖两端暴露的栅极绝缘层203、源漏极图案2051、半导体图案2041中的沟道2043、及第二光阻2064。
S209：清除第二光阻2064及第二光阻2064上的钝化层207以形成接触孔图案208；
请参阅图9i，利用拔起微影(lift-off)制程对第二光阻2064及第二光阻2064上的钝化层207进行清除，lift-off制程是通过突起的光阻图形使钝化层207在需要形成接触孔图案208的位置上有突起，再用去光阻的方式将第二光阻2064部分拔起，也就是清除，同时第二光阻2064上的钝化层207也被清除，第二光阻2064所在的位置上形成凹陷，也就形成需要的接触孔图案208。
利用lift-off制程形成接触孔图案208的过程中，为了提高效率，可在第二光阻2064被清除前，利用激光照射第二光阻2064，从而使得第二光阻2064更容易被清除。
另外，在利用lift-off制程形成接触孔图案208时，即使形成的接触孔图案208出现不整齐的现象，也不会影响阵列基板的显示效果，这主要是由于接触孔图案208主要起到连接源漏极与像素电极的作用，并不对显示效果造成影响；而且利用这种方式形成的所有接触孔图案208的尺寸接近，也就不存在光阻去除时均匀性差的问题。
S210：在接触孔图案208及钝化层207上形成ITO像素电极209。
请参阅图9j，可选利用物理气相沉积法在钝化层207上沉积ITO导电层(图中未示出)，利用第三道光罩制程对ITO导电层进行图案化处理以形成ITO像素电极209。
第三道光罩制程可选采用黄光制程，包括显影、湿刻、干刻等工艺，通过第三光罩对ITO导电层进行图案化处理，处理后的ITO导电层可以作为ITO像素电极209使用。
可以看出，本实施方式中，通过第一道光罩制程在一基板201上形成栅电极202，通过第二光罩制程对半导体层204、栅源金属层及钝化层207进行图案化处理以形成半导体图案2041、栅源极2052图案及接触孔图案208，通过第三道光罩制程形成ITO像素电极209，最终完成阵列基板的制备。通过这种方式，阵列基板的制程缩减到三道光罩，从而降低制程成本、减小作业时间，提高生产效率。
如图10所示，本发明阵列基板第一实施方式，包括：
基板401及在基板上形成的栅电极402；
形成于栅电极402和基板401上的栅极绝缘层403、半导体层404、源漏金属层405、钝化层406，及通过一道光罩制程形成的半导体图案404、源漏极图案405、接触孔图案407；
形成于接触孔图案407与钝化层406上的ITO像素电极408。
本发明阵列基板第二实施方式，提供一显示面板，包括上述任一实施方式中的阵列基板。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围。
Claims (10)
1.一种阵列基板的制备方法，其特征在于，所述方法包括：
在一基板上形成栅电极；
在所述栅电极和所述基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对所述半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案；
在所述接触孔图案及所述钝化层上形成ITO像素电极。
2.根据权利要求1所述的方法，其特征在于，所述在所述栅电极和所述基板上沉积栅极绝缘层、半导体层、源漏金属层及钝化层，通过一道光罩制程对所述半导体层、源漏金属层及钝化层进行图案化处理以形成半导体图案、源漏极图案及接触孔图案包括：
在所述栅电极和所述基板上依次沉积所述栅极绝缘层、所述半导体层及所述源漏金属层，并覆盖第一光阻；
利用一光罩对所述半导体层、所述源漏金属层、所述第一光阻进行图案化处理以形成所述半导体图案、所述源漏极图案及剩余的第二光阻，所述剩余的第二光阻位于所述源漏金属层之上；
在所述基板上沉积钝化层，所述钝化层覆盖所述栅极绝缘层、所述半导体图案、所述源漏极图案及所述第二光阻；
清除所述第二光阻及所述第二光阻上的钝化层以形成所述接触孔图案。
3.根据权利要求2所述的方法，其特征在于，所述利用一光罩对所述半导体层、所述源漏金属层、所述第一光阻进行图案化处理以形成所述半导体图案、所述源漏极图案及剩余的第二光阻包括：
利用一光罩对所述第一光阻进行曝光，暴露出所述基板两端的所述源漏金属层，且使所述第一光阻形成三种不同的厚度，其中所述三种不同的厚度分别为所述第一光阻对应所述半导体图案的第一区域光阻的厚度、所述第一光阻对应所述源漏极图案的第二区域光阻的厚度及所述第一光阻对应所述第二光阻的第三区域光阻的厚度；
利用干刻和湿刻清除暴露的源漏金属层及对应的所述半导体层；
对所述第一光阻进行灰化处理以清除对应所述半导体图案的第一区域光阻；
利用干刻和湿刻清除对应所述半导体图案上的所述源漏金属层以形成所述半导体图案；
对所述第二区域光阻及所述第三区域光阻进行灰化处理以形成所述源漏极图案，所述第三区域光阻剩余所述第二光阻。
4.根据权利要求3所述的方法，其特征在于，
所述光罩为多灰阶光罩，所述多灰阶光罩具有四种不同的透光率。
5.根据权利要求2所述的方法，其特征在于，所述清除所述第二光阻及所述第二光阻上的钝化层以形成所述接触孔图案之前包括：
利用激光照射所述第二光阻。
6.根据权利要求2所述的方法，其特征在于，所述在所述栅电极和所述基板上依次沉积所述栅极绝缘层、所述半导体层及所述源漏金属层包括：
利用化学气相沉积技术在所述栅电极和所述基板上依次沉积所述栅极绝缘层及所述半导体层；
利用物理气相沉淀技术在所述半导体层上沉积所述源漏金属层。
7.根据权利要求6所述的方法，其特征在于，所述利用化学气相沉积技术在所述栅电极和所述基板上沉积所述半导体层包括：
利用化学气相沉积技术在所述栅电极和所述基板上沉积非晶硅层；
对所述非晶硅层进行掺杂形成掺杂非晶硅层。
8.根据权利要求1所述的方法，其特征在于，所述在所述接触孔图案及所述钝化层上形成ITO像素电极包括：
在所述钝化层上沉积ITO导电层；
利用第三道光罩制程对所述ITO导电层进行图案化处理以形成所述ITO像素电极。
9.根据权利要求1所述的方法，其特征在于，所述在一基板上形成栅电极包括：
在所述基板上形成栅金属层；
利用第一道光罩制程对所述栅金属层进行图案化处理以形成所述栅电极。
10.一种阵列基板，其特征在于，包括：
基板及在基板上形成的栅电极；
形成于所述栅电极和所述基板上的栅极绝缘层、半导体层、源漏金属层、钝化层，及通过一道光罩制程形成的半导体图案、源漏极图案、接触孔图案；
形成于所述接触孔图案与所述钝化层上的ITO像素电极。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610340811.5A CN105977210A (zh) | 2016-05-20 | 2016-05-20 | 一种阵列基板及其制备方法 |
| PCT/CN2016/085468 WO2017197678A1 (zh) | 2016-05-20 | 2016-06-12 | 一种阵列基板及其制备方法 |
| US15/111,442 US10020301B2 (en) | 2016-05-20 | 2016-06-12 | Array substrate and manufacturing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610340811.5A CN105977210A (zh) | 2016-05-20 | 2016-05-20 | 一种阵列基板及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105977210A true CN105977210A (zh) | 2016-09-28 |
Family
ID=56956136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610340811.5A Pending CN105977210A (zh) | 2016-05-20 | 2016-05-20 | 一种阵列基板及其制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10020301B2 (zh) |
| CN (1) | CN105977210A (zh) |
| WO (1) | WO2017197678A1 (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452754A (zh) * | 2017-07-26 | 2017-12-08 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
| WO2020113896A1 (zh) * | 2018-12-07 | 2020-06-11 | 深圳市华星光电半导体显示技术有限公司 | Goa 阵列基板的制作方法及液晶显示器 |
| CN111566692A (zh) * | 2017-12-28 | 2020-08-21 | 日本肯耐克科技株式会社 | 指纹传感器以及显示装置 |
| CN111584512A (zh) * | 2020-05-14 | 2020-08-25 | Tcl华星光电技术有限公司 | 阵列基板及其制造方法、显示装置 |
| WO2021155625A1 (zh) * | 2020-02-04 | 2021-08-12 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管阵列面板及其制作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112310120B (zh) * | 2020-10-22 | 2024-01-26 | Tcl华星光电技术有限公司 | 显示面板及显示面板的制备方法 |
| KR102837276B1 (ko) | 2021-03-30 | 2025-07-23 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1921089A (zh) * | 2006-09-25 | 2007-02-28 | 广辉电子股份有限公司 | 主动组件阵列基板的制造方法 |
| US20120086881A1 (en) * | 2010-10-12 | 2012-04-12 | Jeong-Oh Kim | Array substrate for liquid crystal display device and fabrication method thereof |
| CN102629588A (zh) * | 2011-12-13 | 2012-08-08 | 京东方科技集团股份有限公司 | 阵列基板的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI328861B (en) * | 2007-03-13 | 2010-08-11 | Au Optronics Corp | Fabrication methods of thin film transistor substrate |
| CN101453163A (zh) * | 2007-11-30 | 2009-06-10 | 英业达股份有限公司 | 通过检测电流调整降压转换电路工作频率的装置和方法 |
| CN101533191B (zh) * | 2008-03-13 | 2012-02-29 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板结构及其制备方法 |
| CN100557787C (zh) * | 2008-07-08 | 2009-11-04 | 友达光电股份有限公司 | 像素结构的制作方法 |
| CN101577255A (zh) * | 2009-03-30 | 2009-11-11 | 上海广电光电子有限公司 | Tft阵列基板制造方法 |
| CN102456619B (zh) * | 2010-10-22 | 2014-01-15 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和液晶显示器 |
| US9184260B2 (en) * | 2013-11-14 | 2015-11-10 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits with robust gate electrode structure protection |
-
2016
- 2016-05-20 CN CN201610340811.5A patent/CN105977210A/zh active Pending
- 2016-06-12 WO PCT/CN2016/085468 patent/WO2017197678A1/zh not_active Ceased
- 2016-06-12 US US15/111,442 patent/US10020301B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1921089A (zh) * | 2006-09-25 | 2007-02-28 | 广辉电子股份有限公司 | 主动组件阵列基板的制造方法 |
| US20120086881A1 (en) * | 2010-10-12 | 2012-04-12 | Jeong-Oh Kim | Array substrate for liquid crystal display device and fabrication method thereof |
| CN102629588A (zh) * | 2011-12-13 | 2012-08-08 | 京东方科技集团股份有限公司 | 阵列基板的制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452754A (zh) * | 2017-07-26 | 2017-12-08 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
| CN107452754B (zh) * | 2017-07-26 | 2020-05-05 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
| CN111566692A (zh) * | 2017-12-28 | 2020-08-21 | 日本肯耐克科技株式会社 | 指纹传感器以及显示装置 |
| CN111566692B (zh) * | 2017-12-28 | 2024-02-02 | 日本肯耐克科技株式会社 | 指纹传感器以及显示装置 |
| WO2020113896A1 (zh) * | 2018-12-07 | 2020-06-11 | 深圳市华星光电半导体显示技术有限公司 | Goa 阵列基板的制作方法及液晶显示器 |
| WO2021155625A1 (zh) * | 2020-02-04 | 2021-08-12 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管阵列面板及其制作方法 |
| CN111584512A (zh) * | 2020-05-14 | 2020-08-25 | Tcl华星光电技术有限公司 | 阵列基板及其制造方法、显示装置 |
| CN111584512B (zh) * | 2020-05-14 | 2024-01-05 | Tcl华星光电技术有限公司 | 阵列基板及其制造方法、显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10020301B2 (en) | 2018-07-10 |
| US20170373057A1 (en) | 2017-12-28 |
| WO2017197678A1 (zh) | 2017-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105977210A (zh) | 一种阵列基板及其制备方法 | |
| KR101154488B1 (ko) | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조방법 | |
| JP5951773B2 (ja) | 有機薄膜トランジスタのアレイ基板及び、その製造方法、並びに表示装置 | |
| CN103178021B (zh) | 一种氧化物薄膜晶体管阵列基板及制作方法、显示面板 | |
| CN103700628B (zh) | 阵列基板制作方法、阵列基板及显示装置 | |
| US10504943B2 (en) | Method for manufacturing an array substrate motherboard | |
| CN102543863A (zh) | 一种薄膜晶体管阵列基板及其制作方法 | |
| CN102629569B (zh) | 一种tft阵列基板及其制造方法 | |
| CN102468306A (zh) | 阵列基板、液晶显示器及阵列基板的制造方法 | |
| US20160011457A1 (en) | Fabrication method of substrate | |
| CN111180471A (zh) | 阵列基板及其制造方法 | |
| CN106783885A (zh) | Tft基板的制作方法 | |
| CN107369715A (zh) | 一种薄膜晶体管的制造方法 | |
| CN102779783A (zh) | 一种像素结构及其制造方法、显示装置 | |
| CN104882450A (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN103700663B (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN102655116A (zh) | 阵列基板的制造方法 | |
| US20070020822A1 (en) | Method for manufacturing bottom substrate of liquid crystal display device | |
| CN108666265A (zh) | 一种薄膜晶体管基板及其制备方法 | |
| CN104112711B (zh) | 共平面型氧化物半导体tft基板的制作方法 | |
| CN103117284A (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN109599363B (zh) | 一种阵列基板及其制造方法 | |
| CN103474399B (zh) | Tft阵列基板制作方法及tft阵列基板、显示设备 | |
| CN105428368B (zh) | 薄膜晶体管阵列基板及其制备方法、显示装置 | |
| CN203705779U (zh) | 一种阵列基板、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160928 |