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CN105826265A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

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CN105826265A CN201510012074.1A CN201510012074A CN105826265A CN 105826265 A CN105826265 A CN 105826265A CN 201510012074 A CN201510012074 A CN 201510012074A CN 105826265 A CN105826265 A CN 105826265A
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Abstract

本发明提供一种半导体器件的形成方法，包括：在半导体衬底上形成功函数层后，在所述功函数层上形成缓冲层，之后向覆盖有所述缓冲层的功函数层掺杂离子。在向所述功函数掺杂离子的过程中，所述缓冲层可阻挡所述离子，以减小掺杂入所述功函数层内的离子的量，以调节所述功函数层的功函数；而且通过调整所述缓冲层的材料，以及厚度的方式可调节所述缓冲层阻挡的离子的量，从而调节掺杂入所述功函数层内的离子的量，以调节所述功函数层的功函数，进而调节后续形成的半导体器件的阈值电压。相比于现有技术，上述技术方案可简化功函数层的功函数的调整工艺，进而可简化制备具有不同阈值电压的半导体器件工艺。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域技术，特别涉及一种半导体器件的形成方法。
背景技术
随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小。且随着半导体器件向高密度和小尺寸发展，金属氧化物半导体器件(MetalOxideSemiconductor，MOS)成为集成电路中的主要驱动力，MOS晶体管的性能直接影响集成电路整体性能，而在MOS结构的各项参数内，阈值电压(Vt)是MOS晶体管的重要控制参数。
此外，为了进一步提高集成电路整体芯能，提高集成电路混合信号应用灵活性，现有集成电路中多数包含多个具有不同阈值电压的独立半导体器件，从而实现集成电路获得多重阈值电压。
在现有制备的具有不同阈值电压的多个半导体器件的制备过程中，往往通过对各个半导体器件的栅氧化层、沟道区域、阱区域、源极以及漏极进行不同类型、能量以及剂量的离子掺杂的方式，抑或是在各半导体器件内形成不同厚度的功函数层的方式以调整各个半导体器件的阈值电压。
然而随着半导体器件尺寸减小，离子注入的方式对于离子注入的能量、剂量等精确度要求的要求越发严格，工艺难度较高，该种通过离子注入以改变半导体器件功函数的方法可能会降低栅极电子迁移率，进而降低半导体器件性能；
而对于在不同的半导体器件内形成不同厚度功函数层以调整半导体器件功函数的方法中，参考图1，如在半导体衬底10上需要形成三个区域，低阈值区域I，标准阈值区域II和高阈值区域III，首先需要在介质层20形成第一功函数层21，之后低阈值区域I上形成第一掩模22，保留低阈值区域I上的第一功函数层21，去除其余区域的第一功函数层21；接着参考图2，去除所述第一掩模22后，在剩余的第一功函数层21以及标准阈值区域II和高阈值区域III的半导体衬底10表面形成第二功函数层23，之后以第二掩模24覆盖剩余的第一功函数层21以及标准阈值区域II，以保留第二掩模24覆盖的第二功函数层23，去除其余部分的第二功函数层；再参考图3，在高阈值区域III和第二功函数层23上形成第三功函数层25。最终，形成的半导体器件中，低阈值区域I，标准阈值区域II和高阈值区域III上方覆盖的功函数层厚度依次减小，通过增大功函数层厚度，以降低后续形成与各区域上的半导体器件的阈值电压，从而使用过程中，后续形成与低阈值区域I，标准阈值区域II和高阈值区域III内的半导体器件的阈值电压依次增大。但该工艺需要反复形成掩模层以及不同的功函数层，并进行相应的去除工艺，工艺程序复杂。
为此，如何进一步改进技术方案，从而简化具有不同阈值电压的半导体器件的制备工序是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，从而简化具有不同阈值电压的半导体器件的制备工序。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成功函数层；
在所述功函数层上形成缓冲层；
向覆盖有所述缓冲层的功函数层掺杂离子，在掺杂离子的过程中所述缓冲层用于阻挡所述离子，以调节所述功函数层的功函数。
可选地，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成第一晶体管，所述第二区域用于形成第二晶体管，在所述第一区域和第二区域内分别形成有第一栅极凹槽和第二栅极凹槽；
形成功函数层的步骤包括：在所述第一栅极凹槽以及第二栅极凹槽的侧壁和底面覆盖功函数层；
在形成所述功函数层后，形成所述缓冲层前，所述形成方法还包括：在所述第一区域上覆盖第一掩模，以所述第一掩模为掩模进行第一离子掺杂，向所述第二区域的功函数层内掺杂第一离子，以增大所述第二区域内的功函数层的功函数；
在所述功函数层上形成缓冲层的步骤包括：去除所述第一掩模，在所述第一栅极凹槽内的功函数层和第二栅极凹槽内的功函数层上形成缓冲层；
向覆盖有所述缓冲层的功函数层掺杂离子的步骤包括：进行第二离子掺杂，向在所述第一栅极凹槽和第二栅极凹槽内的功函数层内掺杂第二离子，以增大所述第一区域和第二区域内的功函数层的功函数，所述缓冲层用于阻挡所述第二离子，以调节所述功函数层的功函数。
可选地，所述半导体衬底还包括第三区域，所述第三区域用于形成第三晶体管；所述第三区域内形成有第三栅极凹槽；
所述功函数层还覆盖所述第三栅极凹槽的侧壁和底面；
在所述第一区域覆盖第一掩模的步骤还包括：所述第一掩模还覆盖所述第三区域；
在形成所述缓冲层后，在进行第二离子掺杂前，所述形成方法还包括：
在所述第三区域上形成第二掩模，以用于在第二离子掺杂过程中，阻挡所述第二离子进入所述第三区域的功函数层内。
可选地，所述第一掩模和第二掩模的材料为多晶硅或是DUO。
可选地，所述第一离子和第二离子为硼离子、硅离子和氟离子中的一种或多种。
可选地，所述第一离子掺杂的工艺和第二离子掺杂的工艺相同。
可选地，所述第一离子掺杂和第二离子掺杂的方法为离子注入。
可选地，所述离子注入的参数包括：离子注入的能量为0.5～2.0KeV，剂量为1.0×1014～1.0×1019atom/cm2。
可选地，所述离子注入工艺中采用的反应气体为硅源气体、氟源气体或是硼源气体中的一种或多种。
可选地，所述硅源气为SiH4。
可选地，所述硼源气体为BH2。
可选地，所述反应气体流量为30～1000sccm，控制温度为25～500℃，功率为50～1000W，气压为2～5mtorr。
可选地，所述第一晶体管和第二晶体管均为NMOS。
可选地，在完成所述第二离子掺杂后，所述形成方法还包括在所述第一栅极凹槽和第二栅极凹槽内填充栅极材料，以分别形成第一晶体管和第二晶体管。
可选地，所述缓冲层的材料为氮化钛、碳化钽、钽、氮化钽或铝钽化合物。
可选地，所述缓冲层的厚度为
可选地，所述功函数层的材料为碳化钽、钛、铝或是钛铝化合物。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底上形成功函数层后，在所述功函数层上形成缓冲层，之后向覆盖有所述缓冲层的功函数层掺杂离子。在向所述功函数层内掺杂离子的过程中，所述缓冲层可阻挡所述离子，以减小掺杂入所述功函数层内的离子的量，以调节所述功函数层的功函数；而且通过调整所述缓冲层的材料，以及厚度的方式可调节所述缓冲层阻挡的离子的量，从而调节掺杂入所述功函数层内的离子的量，以调节所述功函数层的功函数，进而调节后续形成的半导体器件的阈值电压。相比于现有技术，上述技术方案可简化功函数层功函数的调整工艺，进而简化制备具有不同阈值电压的半导体器件的工艺。
可选方案中，分别在半导体衬底内第一区域中的第一栅极凹槽和第二区域中的第二栅极凹槽的底部和侧壁形成功函数层后，在所述第一区域上覆盖第一掩模，之后以第一掩模为掩模向第二栅极凹槽的功函数层内注入第一离子，以增大第二栅极凹槽内的功函数层的功函数；之后去除所述第一掩模后，在第一区域和第二区域上形成缓冲层，并向所述第一区域和第二区域内的功函数层内注入第二离子，所述缓冲层可阻挡部分的第二离子进入所述功函数层内，从而调节进入所述功函数层内的第二离子的量，以进一步调节所述第一栅极凹槽和第二栅极凹槽内的功函数层的功函数。上述技术方案中，以所述缓冲层阻挡进入功函数层内的离子，从而调节不同区域的功函数层的功函数，进而调节后续形成于不同区域内的半导体器件的阈值电压。相比于现有通过调节注入离子的能量、剂量，以及调节不同区域的功函数层的厚度，以调节后续形成于不同区域内的半导体器件的阈值电压的方法，本发明可高效而便捷地完成半导体衬底内的不同区域的功函数层的功函数调节，从而简化在不同区域内形成具有不同阈值电压的半导体器件的工艺。
附图说明
图1～3为现有的调节半导体衬底不同区域的功函数的方法的结构示意图；
图4至图10为本发明一实施例半导体器件的形成方法中，不同步骤的半导体器件的结构示意图。
具体实施方式
由背景技术可知，在现有的形有具有不同阈值电压的半导体器件的技术方案中，往往通过调节注入半导体器件内的离子的量，以调整各个半导体器件的阈值电压；或是通过调整不同的半导体器件内的功函数层厚度，以调整后续形成的各半导体器件的阈值电压。
但随着半导体器件的发展，半导体器件的尺寸不断减小，对于调整半导体器件内的离子量的精确性越发严格，工艺难度高；而通过改变不同半导体器件的功函数层厚度的方法工序复杂，难度大。
为此，本发明提供了一种半导体器件的形成方法，在从而简化具有不同阈值电压的半导体器件的制备工序。
所述半导体器件的形成方法包括：提供半导体衬底；在所述半导体衬底上形成功函数层后，在所述功函数层上形成缓冲层；并向覆盖有所述缓冲层的功函数层掺杂离子，在掺杂离子的过程中所述缓冲层用于阻挡离子进入功函数层，以调节所述功函数层的功函数，进而调节后续形成的半导体器件的功函数。
上述技术方案中，可以在离子掺杂工艺和功函数层厚度一定条件下(即，在不调整离子掺杂工艺，以及功函数层厚度的条件下)，在所述功函数层上形成缓冲层，并通过调节所述缓冲层的厚度以及材料等方式，以调节缓冲层阻挡的离子的量，进而调节进入覆盖有所述缓冲层的功函数层中掺杂离子的量，达到调节功函数层的功函数的目的。相比于现有的仅通过调节功函数层的厚度，或是通过调节离子掺杂工艺条件以调整功函数层的功函数的方式，本发明可有效简化功函数层的功函数调整工艺，进而简化制备具有不同阈值电压的半导体器件工艺。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图10为本发明一实施例提供的半导体器件的形成过程中，各步骤中的半导体器件的结构示意图。
先参考图4，本实施例半导体器件的形成方法，包括：
提供半导体衬底100。
本实施例中，所述半导体衬底100为硅衬底。
所述半导体衬底100材料可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种，而且，除本实施例外的其他实施例中，所述半导体衬底100也可以为锗半导体衬底以及锗硅半导体衬底等其他材材料的半导体衬底，本发明对所述半导体衬底100的材料以及结构不做限定。
本实施例中，所述半导体衬底100包括第一区域I，第二区域II和第三区域II，所述第三区域III为用于形成低阈值器件的低阈值区域、第一区域I为用于形成标准阈值器件的标准阈值区域、第二区域II为用于形成高阈值器件的高阈值区域。
可选地，在所述半导体衬底100内形成有浅沟槽隔离结构(STI)(图中未标号)等隔离结构，以隔离第一区域I、第二区域II和第三区域III，防止不同半导体器件之间电学连接。
继续参考图4，在所述半导体衬底100上形成介质层110，后续在所述介质层110上形成功函数层。
本实施例中，在介质层110内，位于所述第一区域I、第二区域II和第三区域III分别形成有第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113，后续所述第三栅极凹槽113用于形成低阈值器件对应的第一晶体管，所述第一栅极凹槽111用于形成标准阈值器件对应的第二晶体管，所述第二栅极凹槽112用于形成高阈值器件的第二晶体管。
可选地，所述第一晶体管、第二晶体管和第三晶体管均为NMOS。
本实施例中，在第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113侧壁上还均形成有侧墙120。各个栅极凹槽和侧墙120的形成工艺为本领域成熟工艺，在此不再赘述。
结合参考图5，本实施例中，在所述半导体衬底100上形成所述介质层110后，形成功函数层之前，先在所述介质层110上依次形成高K介质层131、栅氧化层132和扩散阻挡层133。
所述高K介质层131、栅介质层132和扩散阻挡层133依次覆盖在所述介质层110内的第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113侧壁和底部，以及所述介质层110的表面。
所述高K介质层131的材料包括LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3、Al2O3或Si3N4；形成方法包括物理气相沉积、化学气相沉积或是原子层沉积。
可选地，所述高K介质层131的厚度为
所述栅介质层132的材料包括La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN或TixN1-x(x≤1)，形成方法包括物理气相沉积、化学气相沉积或是原子层沉积。
可选地，所述栅介质层132的厚度为
所述扩散阻挡层133的材料包括TaN、Ta或TaAl，形成方法包括物理气相沉积、化学气相沉积或是原子层沉积。
可选地，所述扩散阻挡层133的厚度为
本实施例中，所述高K介质层131和栅介质层132可有效提高后续填充于各栅极凹槽内的栅极材料与半导体衬底之间的电隔离效果，所述扩散阻挡层133可有效抑制后续填充于各栅极凹槽内的栅极材料向介质层内扩散，从而提高后续形成的各栅极的性能。
本发明中对所述高K介质层131、栅介质层132和扩散阻挡层133的材料、形成方法以及厚度等结构不做限定；此外，本实施例外的其他实施例中，可以不形成所述高K介质层131、栅介质层132和扩散阻挡层133，或是选择性地形成所述高K介质层131、栅介质层132和扩散阻挡层133中的一层或多层。上述高K介质层131、栅介质层132和扩散阻挡层133并不影响本发明的目的实现。
继续参考图5，在所述扩散阻挡层133上形成功函数层140，所述功函数层140覆盖第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113的侧壁和底面，所述功函数层140用于调成后续形成于各个区域中的各半导体器件的阈值电压。
本实施例中，后续形成的各晶体管为NMOS，所述功函数层140的材料为碳化钽(TaC)、钛(Ti)、铝(Al)或是钛铝化合物(TixAl1-x)(x≤1)。
可选地，本实施例中，所述功函数层140的厚度为
接着结合参考图6，在所述第一区域I和第三区域III上形成第一掩模160，之后，并以所述第一掩模160为掩模，进行第一离子掺杂，向所述第二区域II的功函数层140内掺杂第一离子，从而增加所述第二区域II的功函数层140的功函数，形成掺杂有第一离子的功函数层141。
本实施例中，所述第一掩模160的材料为深紫外线吸收氧化层(DUVLightAbsorbingOxide，DUO)。
除本实施例外的其他实施例中，所述第一掩模160还可以是无定形多晶硅(amorphouspoly)或无定形碳(amorphouscarbon)。在后续DUO，无定形多晶硅以及无定形碳较为容易去除过程中，不易在所述第一栅极凹槽111，第二栅极凹槽112和第三栅极凹槽113内形成残留。从而提高后续形成的各半导体器件的性能。
所述第一掩模160的形成工艺包括：先在所述半导体衬底100上形成第一掩模材料层，之后在所述第一掩模材料层上形成光刻胶层，并经曝光显影工艺后，在所述第一掩模材料层上形成光刻胶掩模161，之后再以所述光刻胶掩模161刻蚀所述第一掩模材料层，形成所述第一掩模160。
可选地，所述第一掩模材料层的厚度大于所述第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113的深度，从而避免刻蚀所述第二栅极凹槽112内的第一掩模材料层过程中，光刻胶掩模161被消耗后，造成位于第一区域I和第三区域III上的第一掩模材料层受到过多消耗，后续无法很好地起阻挡第一离子进入所述第一区域I和第三区域III内的功函数层中的作用。
本实施例中，所述第一离子包括硼(B)离子、硅离子(Si)和氟(F)离子中的一种或多种，用以提高掺杂有第一离子的功函数层141的功函数。
可选地，所述第一离子掺杂的方法为等离子体掺杂。
等离子体离子注入的参数包括：等离子体注入的能量为0.5～2.0KeV，剂量为1.0╳1014～1.0╳1019atom/cm2。
所述第一离子掺杂的工艺具体包括：向等离子体发生装置内通入反应气体，以形成等离子体；之后将所述等离子体注入未覆盖有第一掩模160的功函数层中。
所述反应气体为硅源气体、氟源气体或是硼源气体中的一种或多种。
可选地，所述硅源气体为SiH4，所述硼源气体为BH2。
所述等离子体掺杂的参数具体包括：控制反应气体流量为30～1000sccm，控制温度为25～500℃，功率为50～1000W，气压为2～5mtorr。
在第一离子掺杂工艺中，等离子体掺杂工艺的气体流量、功率和气压，以及离子掺杂采用的能量和剂量根据所述功函数层所需提升的功函数数值确定，本发明对上述第一离子掺杂工艺的工艺不做限定。
接着参考图7，在所述第二区域II上形成掺杂有第一离子的功函数层141后，去除所述第一掩模160；并在所述半导体衬底100上形成缓冲层150，所述缓冲层150覆盖在所述功函数层140(包括已掺杂第一离子的功函数层141和未掺杂第一离子的功函数层)上。
本实施例中，第一掩模160的材料为DUO，可采用以氢氧化烷基铵等试剂为湿法刻蚀剂的湿法刻蚀工艺高效地去除所述第一掩模160，同时减小半导体器件其余部分损伤。去除DUO的工艺为本领域成熟技术，在此不再赘述。
本实施例中，所述缓冲层150的材料氮化钛(TixN1-x，x≤1)、碳化钽(TaC)、钽(Ta)、氮化钽(TaN)或铝钽化合物(TaAl)。
所述缓冲层150的形成方法包括化学气相沉积和物理气相沉积。
后续向继续向所述功函数层140内掺杂第二离子，以进一步调整所述功函数层的功函数时，所述缓冲层150可阻挡第二离子进入所述功函数层，用以调整进入所述功函数层内的第二离子的量，进而调整掺杂有第二离子的功函数层的功函数。
通过调节所述缓冲层150厚度，可有效调整进入所述功函数层内的第二离子的量，进而调整所述功函数层的功函数。但若所述缓冲层150厚度过大，致使掺杂入所述功函数层内的第二离子量过小；若缓冲层150厚度过小，致使掺杂入所述功函数层内的第二离子量过大。
本实施例中，所述缓冲层150的厚度为
所述缓冲层150的材料和厚度均根据需要进行调整，本发明对所述缓冲层的材料以及厚度不做具体限定。
之后参考图8，在所述半导体衬底100的第三区域III上形成第二掩模162。
本实施例中，所述第二掩模162的材料包括无定形多晶硅、无定形碳或DUO。形成方法包括：先在所述半导体衬底100上形成第二掩模材料层，之后在所述第二掩模材料层上形成光刻胶掩模163，并以所述光刻胶掩模163为掩模刻蚀所述第二掩模材料层，形成所述第二掩模162。
可选地，所述第二掩模材料层的厚度大于或等于所述第一栅极凹槽111、第二栅极凹槽112和第三栅极凹槽113的深度，从而避免刻蚀所述第一区域I的栅极凹槽和第二区域II上的栅极凹槽内的第二掩模材料层过程中，所述光刻胶掩模163被消耗后，造成位于第三区域III上的第二掩模材料层受到过多消耗，后续无法很好地起阻挡离子进入所述第三区域III上的功函数层中的作用。
所述第二掩模162的形成方法与所述第一掩模160的形成方法相似，在此不再赘述。
继续参考图8，以所述第二掩模162为掩模，进行第二离子掺杂，向所述第一区域I和第二区域II内的功函数层140(包括已掺杂有第一离子的功函数层141)掺杂第二离子，进一步提高第一区域I和第二区域II内的功函数层的功函数，从而提高后续形成的第一晶体管和第二晶体管的阈值电压。所述第二掩模162用以阻止第二离子掺杂过程中，所述第二离子进入所述第三区域III的所述功函数层内。
本实施例中，所述第二离子包括硼(B)离子、硅离子(Si)和氟(F)离子中的一种或多种。
本实施例中，所述第二离子掺杂的方法为等离子体掺杂。
可选地，采用等离子体掺杂工艺进行所述第二离子掺杂的工艺的具体条件包括：调节等离子体注入的能量为0.5～2.0KeV，剂量为1.0╳1014～1.0╳1019atom/cm2。
可选地，采用等离子掺杂的工艺具体包括：向等离子体发生装置内通入反应气体，以形成等离子体；之后将所述等离子体注入未覆盖有第二掩模162的缓冲层150和功函数层中。
所述反应气体为硅源气体、氟源气体或是硼源气体中的一种或多种。
可选地，所述硅源气体为SiH4，所述硼源气体为BH2。
所述等离子体掺杂的参数具体包括：控制反应气体流量为30～1000sccm，控制温度为25～500℃，功率为50～1000W，气压为2～5mtorr。
在所述第二离子掺杂的过程中，所述缓冲层150阻挡部分第二离子，而部分离子穿过所述缓冲层150进入所述功函数层140内，以提高所述功函数层140的功函数数值。
增加所述缓冲层厚度，可降低进入所述功函数层内的离子量，从而降低后续形成的半导体器件的阈值电压。本实施例中，每增加的缓冲层150，可阻挡足量的离子，进而可降低半导体器件50～60mV的阈值电压。
在完成所述第二离子掺杂后，在之前已掺杂有第一离子的功函数层141内又掺杂了第二离子，进一步提高了所述第二区域II上的功函数层的功函数，形成掺杂有第一离子和第二离子的功函数层142；在所述第一区域I上的功函数层内掺杂了第二离子，形成了掺杂有第二离子的功函数层143，提高了第一区域I上的功函数层143的功函数数值。
经上述第一离子掺杂工艺和第二离子掺杂工艺后，使所述第二区域II上的功函数层的功函数大于所述第一区域I上的功函数层的功函数；所述第一区域I上的功函数层的功函数大于所述第三区域III上的功函数层的功函数，进而使得后续形成于所述第三区域III、第一区域I和第二区域II上的半导体器件的阈值电压依次增大，即可获得三个具有不同阈值电压的半导体器件。
本实施例中，所述第一离子掺杂和第二离子掺杂相同，即所述第一离子和第二离子的相同，且所述第一离子掺杂的条件和第二离子掺杂的条件相同。通过所述缓冲层150调节进入所述功函数层内的第二离子的量，从而调节位于第一区域I的功函数层和位于第二区域II的功函数层的功函数。相比于现有工艺，通过调节半导体衬底中不同区域内掺杂离子条件，或是调节半导体衬底100不同区域上的功函数层的厚度，以调节半导体衬底100不同区域的半导体器件的阈值电压，本发明提供的技术方案可有效简化在半导体衬底的不同区域形成具有不同阈值电压的半导体器件的工序，提高效率。
在除本实施例外的其他实施例中，所述第一离子掺杂和第二离子掺杂的也可不同，通过所述第一离子掺杂和第二掺杂差异，以及缓冲层的对于第二离子的阻挡的共同作用，以调节不同区域内的功函数层的功函数。
完成所述第一区域I和第二区域II的功函数层内功函数调整后，参考图9，在所述半导体衬底100上形成栅极材料170，所述栅极材料170填充满所述第一栅极凹槽、第二栅极凹槽和第三栅极凹槽。
所述栅极材料170包括W、Al、Co-Al或Cu等各类本领域用于形成金属栅极的材料。本发明对所述栅极材料170不做限定。
再结合参考图10，采用化学机械研磨等平坦化工艺，去除所述介质层110上的栅极材料，使得所述第一栅极凹槽、第二栅极凹槽和第三栅极凹槽内的栅极材料表面与所述介质层110表面齐平，从而形成第一晶体管181、第二晶体管182和第三晶体管183。
因为所述第一晶体管181、第二晶体管182和第三晶体管183的功函数层的功函数不同，具体地，第二晶体管182、所述第一晶体管181和第三晶体管183内的功函数层的功函数依次减小，所述第二晶体管182、所述第一晶体管181和第三晶体管183的阈值电压依次减小。通过本发明可高效地形成具有不同阈值电压的晶体管，并有效简化工艺难度。
值得注意的是，本发明包括具有三个不同阈值电压的栅极的半导体器件为实施例，但除本实施例外的其他实施例中，本发明可用于制备单个晶体管，两个晶体管、或是大于三个晶体管的半导体器件，并实现调整各个晶体管的阈值电压的目的。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成功函数层；
在所述功函数层上形成缓冲层；
向覆盖有所述缓冲层的功函数层掺杂离子，在掺杂离子的过程中所述缓冲层用于阻挡所述离子，以调节所述功函数层的功函数。
2.如权利要求1所述半导体器件的形成方法，其特征在于，
所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成第一晶体管，所述第二区域用于形成第二晶体管，在所述第一区域和第二区域内分别形成有第一栅极凹槽和第二栅极凹槽；
形成功函数层的步骤包括：在所述第一栅极凹槽以及第二栅极凹槽的侧壁和底面覆盖功函数层；
在形成所述功函数层后，形成所述缓冲层前，所述形成方法还包括：在所述第一区域上覆盖第一掩模，以所述第一掩模为掩模进行第一离子掺杂，向所述第二区域的功函数层内掺杂第一离子，以增大所述第二区域内的功函数层的功函数；
在所述功函数层上形成缓冲层的步骤包括：去除所述第一掩模，在所述第一栅极凹槽内的功函数层和第二栅极凹槽内的功函数层上形成缓冲层；
向覆盖有所述缓冲层的功函数层掺杂离子的步骤包括：进行第二离子掺杂，向在所述第一栅极凹槽和第二栅极凹槽内的功函数层内掺杂第二离子，以增大所述第一区域和第二区域内的功函数层的功函数，所述缓冲层用于阻挡所述第二离子，以调节所述功函数层的功函数。
3.如权利要求2所述半导体器件的形成方法，其特征在于，
所述半导体衬底还包括第三区域，所述第三区域用于形成第三晶体管；所述第三区域内形成有第三栅极凹槽；
所述功函数层还覆盖所述第三栅极凹槽的侧壁和底面；
在所述第一区域覆盖第一掩模的步骤还包括：所述第一掩模还覆盖所述第三区域；
在形成所述缓冲层后，在进行第二离子掺杂前，所述形成方法还包括：
在所述第三区域上形成第二掩模，以用于在第二离子掺杂过程中，阻挡所述第二离子进入所述第三区域的功函数层内。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述第一掩模和第二掩模的材料为多晶硅或是DUO。
5.如权利要求2所述半导体器件的形成方法，其特征在于，所述第一离子和第二离子为硼离子、硅离子和氟离子中的一种或多种。
6.如权利要求2所述半导体器件的形成方法，其特征在于，所述第一离子掺杂的工艺和第二离子掺杂的工艺相同。
7.如权利要求2所述半导体器件的形成方法，其特征在于，所述第一离子掺杂和第二离子掺杂的方法为离子注入。
8.如权利要求7所述半导体器件的形成方法，其特征在于，所述离子注入的参数包括：离子注入的能量为0.5～2.0KeV，剂量为1.0×1014～1.0×1019atom/cm2。
9.如权利要求7所述半导体器件的形成方法，其特征在于，所述离子注入工艺中采用的反应气体为硅源气体、氟源气体或是硼源气体中的一种或多种。
10.如权利要求9所述半导体器件的形成方法，其特征在于，所述硅源气为SiH4。
11.如权利要求9所述半导体器件的形成方法，其特征在于，所述硼源气体为BH2。
12.如权利要求9所述半导体器件的形成方法，其特征在于，所述反应气体流量为30～1000sccm，控制温度为25～500℃，功率为50～1000W，气压为2～5mtorr。
13.如权利要求2所述半导体器件的形成方法，其特征在于，所述第一晶体管和第二晶体管均为NMOS。
14.如权利要求2所述半导体器件的形成方法，其特征在于，在完成所述第二离子掺杂后，所述形成方法还包括在所述第一栅极凹槽和第二栅极凹槽内填充栅极材料，以分别形成第一晶体管和第二晶体管。
15.如权利要求1所述半导体器件的形成方法，其特征在于，所述缓冲层的材料为氮化钛、碳化钽、钽、氮化钽或铝钽化合物。
16.如权利要求1所述半导体器件的形成方法，其特征在于，所述缓冲层的厚度为
17.如权利要求1所述半导体器件的形成方法，其特征在于，所述功函数层的材料为碳化钽、钛、铝或是钛铝化合物。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316837A (zh) * 2017-07-12 2017-11-03 中国科学院微电子研究所 一种cmos器件及其制造方法
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件
CN109994472A (zh) * 2018-01-03 2019-07-09 联华电子股份有限公司 半导体元件与其制作方法
CN111627819A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497571B2 (en) 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
CN114068558B (zh) * 2020-07-31 2025-12-09 中芯国际集成电路制造(上海)有限公司 半导体结构、形成方法以及掩膜版
US11393688B2 (en) * 2020-08-04 2022-07-19 Micron Technology, Inc. Semiconductor contact formation
CN114927567A (zh) * 2022-04-27 2022-08-19 福建省晋华集成电路有限公司 沟槽栅场效应晶体管及其制备方法
CN115132663A (zh) * 2022-08-29 2022-09-30 合肥新晶集成电路有限公司 功函数层的制作方法、金属栅极及具有其的半导体器件
CN116344590B (zh) * 2023-05-23 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法
CN120826002B (zh) * 2025-09-15 2025-11-21 合肥晶合集成电路股份有限公司 栅极形成方法、半导体器件及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054353A (en) * 1996-03-22 2000-04-25 United Microelectronics Corporation Short turn around time mask ROM process
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN103681802A (zh) * 2012-09-18 2014-03-26 中国科学院微电子研究所 一种半导体结构及其制作方法
CN104752202A (zh) * 2013-12-26 2015-07-01 中国科学院微电子研究所 一种半导体器件的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461915B1 (en) 1999-09-01 2002-10-08 Micron Technology, Inc. Method and structure for an improved floating gate memory cell
US6773972B2 (en) * 2001-01-03 2004-08-10 Texas Instruments Incorporated Memory cell with transistors having relatively high threshold voltages in response to selective gate doping
KR100476926B1 (ko) * 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US6849492B2 (en) * 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
US7148548B2 (en) 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
JP4327820B2 (ja) * 2006-06-05 2009-09-09 株式会社東芝 半導体装置およびその製造方法
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
KR20120088058A (ko) * 2010-11-15 2012-08-08 삼성전자주식회사 금속 알루미늄 질화물을 이용한 반도체 소자의 제조 방법
US8802524B2 (en) * 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US8704294B2 (en) * 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US8536038B2 (en) * 2011-06-21 2013-09-17 United Microelectronics Corp. Manufacturing method for metal gate using ion implantation
US8530294B2 (en) * 2011-10-21 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for metal gate semiconductor device
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
TWI624863B (zh) * 2014-10-13 2018-05-21 聯華電子股份有限公司 半導體元件及其製作方法
TWI632617B (zh) * 2014-11-03 2018-08-11 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054353A (en) * 1996-03-22 2000-04-25 United Microelectronics Corporation Short turn around time mask ROM process
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN103681802A (zh) * 2012-09-18 2014-03-26 中国科学院微电子研究所 一种半导体结构及其制作方法
CN104752202A (zh) * 2013-12-26 2015-07-01 中国科学院微电子研究所 一种半导体器件的制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316837A (zh) * 2017-07-12 2017-11-03 中国科学院微电子研究所 一种cmos器件及其制造方法
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件
US11784260B2 (en) 2017-09-18 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor devices
CN109524468B (zh) * 2017-09-18 2023-12-15 三星电子株式会社 半导体器件
CN109994472A (zh) * 2018-01-03 2019-07-09 联华电子股份有限公司 半导体元件与其制作方法
CN109994472B (zh) * 2018-01-03 2021-12-28 联华电子股份有限公司 半导体元件与其制作方法
CN111627819A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627819B (zh) * 2019-02-28 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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Publication number Publication date
US20170365479A1 (en) 2017-12-21
US9786508B2 (en) 2017-10-10
US10446402B2 (en) 2019-10-15
US20160203988A1 (en) 2016-07-14
CN105826265B (zh) 2019-05-28

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