CN105575946A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供基底；形成覆盖于所述基底表面的初始金属层；刻蚀所述初始金属层形成若干分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口；形成覆盖于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；在形成所述侧墙后，形成填充满所述开口的第二金属层。本发明增加了基底表面的第一金属层和第二金属层的数量，提高了半导体结构的互连线或导电插塞的密度，满足半导体技术小型化微型化的发展趋势。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体结构及其形成方法。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体结构的特征尺寸不断缩小，芯片面积持续增大，半导体结构的RC(R指电阻，C指电容)延迟问题变得更为显著。特别是由于金属布线的线间电容影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。

半导体结构的金属互连线之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。

然而，随着半导体技术朝向小型化微型化的方向发展，亟需提供一种新的半导体结构及其形成方法，以满足器件半导体技术小型化微型化的发展趋势。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构中的互连线或导电插塞的密度，满足半导体结构小型化微型化的发展趋势。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；形成覆盖于所述基底表面的初始金属层；刻蚀所述初始金属层形成分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口；形成覆盖于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；在形成所述侧墙后，形成填充满所述开口的第二金属层。

可选的，所述开口的剖面形貌为上宽下窄；所述第一金属层的剖面形貌为上窄下宽。

可选的，所述第二金属层的剖面形貌为上宽下窄。

可选的，刻蚀所述初始金属层的工艺步骤包括：在所述初始金属层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，采用干法刻蚀工艺，刻蚀所述初始金属层直至暴露出基底表面，形成分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口。

可选的，所述干法刻蚀工艺的刻蚀气体包括H₂。

可选的，所述初始金属层的材料为Cu、Al或W。

可选的，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料。

可选的，形成所述侧墙的工艺步骤包括：形成覆盖于第一金属层表面、开口底部和侧壁表面的侧墙膜；回刻蚀所述侧墙膜，刻蚀去除位于第一金属层顶部表面、以及基底表面的侧墙膜，形成覆盖于所述第一金属层侧壁表面的侧墙。

可选的，采用原子层沉积工艺形成所述侧墙膜。

可选的，采用氟基等离子回刻蚀所述侧墙膜；将CF₄、CHF₃、CH₂F₂、CH₃F或SF₆等离子体化以形成氟基等离子体。

可选的，所述第二金属层顶部表面、侧墙顶部表面与第一金属层顶部表面齐平。

可选的，形成第二金属层的工艺步骤包括：形成填充满所述开口的第二金属层，所述第二金属层还覆盖于第一金属层顶部表面，且所述第二金属层顶部表面高于第一金属层顶部表面；平坦化所述第二金属层、侧墙以及第一金属层，直至第二金属层顶部表面、侧墙顶部表面与第一金属层顶部表面齐平。

可选的，所述第二金属层为单层结构或叠层结构，所述第二金属层为单层结构时，所述第二金属层包括填充满开口的金属体层；所述第二金属层为叠层结构时，所述第二金属层包括：位于开口底部表面和侧壁表面的阻挡层；位于阻挡层表面且填充满开口的金属体层。

可选的，所述阻挡层的材料为氮化钛或氮化钽；所述金属体层的材料为Cu、Al或W。

可选的，所述基底内具有依次间隔排列的第一底层金属层和第二底层金属层；所述第一金属层与第一底层金属层电连接；所述第二金属层与第二底层金属层电连接。

本发明还提供一种半导体结构，包括：基底；位于所述基底表面若干分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口，且第一金属层的剖面形貌为上窄下宽；位于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；覆盖于所述侧墙表面且填充满开口的第二金属层，且第二金属层的剖面形貌为上宽下窄。

可选的，所述第一金属层顶部表面、侧墙顶部表面与第二金属层顶部表面齐平。

可选的，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料。

可选的，所述第一金属层的材料为Cu、Al或W；所述第二金属层的材料为Cu、Al或W。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供一种半导体结构的形成方法，在基底表面形成初始金属层后，刻蚀初始金属层形成第一金属层，相邻第一金属层之间具有暴露出基底表面的开口；形成覆盖于第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；在形成侧墙后，形成填充满开口的第二金属层。第一金属层和第二金属层作为半导体结构的互连线或导电插塞；由于所述侧墙的宽度可以做的很小，因此第一金属层和第二金属层之间的距离相应的也可以做的很小，形成依次间隔排列的第一金属层和第二金属层，因此本发明形成的半导体结构的互连线或导电插塞的密度大，满足半导体技术小型化微型化的发展趋势。

同时，由于基底尺寸相对较大，因此在基底表面形成的初始金属层的晶粒尺寸相对较大，初始金属层内的晶界散射较弱；相应的刻蚀初始金属层形成第一金属层后，第一金属层内的晶界散射仍然较弱，因此第一金属层的电阻率相对较小且抗电迁移能力强，从而有利于提高半导体结构的电学性能。

进一步，形成侧墙的工艺步骤包括：形成覆盖于第一金属层表面、开口底部和侧壁表面的侧墙膜；回刻蚀所述侧墙膜，刻蚀去除位于第一金属层顶部表面、以及基底表面的侧墙膜，形成覆盖于所述第一金属层侧壁表面的侧墙。本发明采用沉积以及回刻蚀工艺形成侧墙，避免传统光刻工艺带来的光刻偏差，降低了工艺难度以及生产成本；并且当半导体结构的尺寸越来越小时，沉积与回刻蚀工艺精确度远比传统光刻工艺的精确度高，从而使得形成的半导体结构具有更高的可靠性。

更进一步，第一金属层的剖面形貌为上窄下宽，第二金属层的剖面形貌为上宽下窄；所述第一金属层和第二金属层的剖面形貌互补，充分有效的利用了空间，从而有利于进一步提高半导体结构互连线或导电插塞的密度。

本发明还提供一种半导体结构，基底；位于所述基底表面的若干分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的若干开口，且第一金属层的剖面形貌为上窄下宽；位于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；覆盖于所述侧墙表面且填充满开口的第二金属层，且第二金属层的剖面形貌为上宽下窄。第一金属层和第二金属层作为半导体结构的互连线或导电插塞；通过在基底表面设置依次间隔排列的第一金属层和第二金属层，且第一金属层的剖面形貌为上窄下宽，第二金属层的剖面形貌为上宽下窄，使得第一金属层和第二金属层的形貌互补，从而充分有利的利用空间，使得半导体结构的互连线或导电插塞的密度得到提高。

附图说明

图1及图3为一实施例提供的半导体结构形成过程的剖面结构示意图；

图4至图10为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，亟需提供一种新的半导体结构及其形成方法，以满足半导体技术小型化微型化的发展趋势。

在一个实施例中，请参考图1至图3，半导体结构的形成工艺包括以下工艺步骤：

参考图1，提供基底100，所述基底100内形成有底层金属层101；在所述基底100表面形成介质层102；在所述介质层102表面形成掩膜层103，所述掩膜层103内具有暴露出介质层102表面的开口104；

参考图2，以所述掩膜层103(参考图1)为掩膜，沿开口104(参考图1)刻蚀介质层102，在所述介质层102内形成暴露出基底101表面的开口105，且所述开口105底部暴露出底层金属层101表面；去除所述掩膜层103。

参考图3，形成填充满开口105(参考图2)的顶层金属层106，所述顶层金属层106还覆盖于介质层102顶部表面；平坦化所述顶层金属层106，直至顶层金属层106与介质层102顶部齐平。

随着半导体技术的不断发展，位于基底100内的相邻顶层金属层101之间的距离越来越小，因此相邻开口105之间的距离也将随之减小；相应的，图形化的掩膜层103之间的开口104(如图1所述)尺寸越来越小，且相邻开口104之间的图形化的掩膜层103的尺寸也越来越小。

通常通过光刻工艺形成所述具有开口104的掩膜层103，当半导体结构尺寸越来越小时，通过光刻工艺形成的具有开口104的掩膜层103的质量以及精确度都将受到影响，例如，进行光刻工艺后实际获得的开口104的尺寸大于开口104的预定尺寸，造成相邻开口105(如图2所示)之间的距离过近，影响半导体结构的可靠性。

为此，本发明提供一种半导体结构及其形成方法，形成方法包括：在基底表面形成初始金属层，然后刻蚀初始金属层形成若干分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口；形成覆盖于第一金属层侧壁表面的侧墙，且侧墙的材料为绝缘材料；在形成侧墙后，形成填充满开口的第二金属层。由于侧墙的宽度可以做的很窄，因此第一金属层和第二金属层之间的距离相应的也可以做的很小，从而在基底表面形成数量较多的第一金属层和第二金属层，提高半导体结构的互连线或导电插塞的密度，从而满足半导体技术小型化微型化的发展趋势。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图10为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。

请参考图4，提供基底200。

所述基底200的材料为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种，所述基底200的材料也可以为锗、锗化硅、碳化硅或砷化镓。

所述基底200表面还可以形成有若干界面层或应变层以提高半导体结构的电学性能；所述基底200内还可以形成有半导体器件，例如，NMOS晶体管、PMOS晶体管、CMOS晶体管、电阻器、电容器或电感器。

本实施例中，所述基底200内还具有第一底层金属层201以及第二底层金属层202，所述第一底层金属层201以及第二底层金属层202顶部表面与基底200表面齐平；其中，所述第一底层金属层201与第二底层金属层202在基底200内依次间隔排列，即第一底层金属层201两侧具有第二底层金属层202，相应的，第二底层金属层202两侧具有第一底层金属层201。

所述第一底层金属层201用于与后续形成的第一金属层电连接，所述第二底层金属层202用于与后续形成的第二金属层电连接。相邻第一底层金属层201和第二底层金属层202之间电绝缘，所述第一底层金属层201和第二底层金属层202的材料为Cu、Al或W等导电材料。

本实施例中所述第一底层金属层201和第二底层金属层202的材料为Cu。

继续参考图4，形成覆盖于所述基底200表面的初始金属层213。

所述初始金属层213的材料为Cu、Al或W。本实施例中所述初始金属层213的材料为Cu。

本实施例中，所述初始金属层213为叠层结构，初始金属层213包括：位于基底200表面的籽晶层(seedlayer)、以及位于籽晶层表面的初始金属体层。

所述籽晶层作为形成初始金属体层的电镀工艺中的阴极，为形成初始金属体层作准备；所述籽晶层也可以为形成初始金属体层提供良好的界面态，有助于形成与籽晶层紧密粘结的初始金属体层，改善半导体结构的电迁移。

所述籽晶层可以为单层结构，也可以为由晶粒直径不同的小晶粒层和大晶粒层构成的多层结构。选用多层结构时，小晶粒层在大晶粒层之下，可以提高籽晶层与基底200之间的粘附性。

所述籽晶层的形成工艺为物理气相沉积或化学气相沉积。本实施例中，所述籽晶层的形成工艺为物理气相沉积，所述籽晶层的厚度为10埃至200埃。

所述初始金属体层的材料为Cu，所述初始金属体层的形成工艺为物理气相沉积或电化学镀膜工艺。本实施例中，采用电化学镀膜工艺形成所述初始金属体层，将所述基底200转移至电镀反应池中，电镀形成初始金属体层。

所述电镀反应池中有电镀溶液、金属铜阳极和电源正负极。所述电镀溶液主要由硫酸铜、硫酸和水组成，所述电镀溶液中还包含有催化剂、抑制剂、调整剂等多种添加剂。

所述电镀的过程为：所述籽晶层连接电源的负极，所述金属铜阳极连接电源的正极，位于所述金属铜阳极上的铜原子发生氧化反应形成金属铜离子，位于所述籽晶层表面附近的金属铜离子发生还原反应，生成的铜原子沉积在所述籽晶层表面形成初始金属体层。

由于本实施例在基底200表面形成初始金属层213，所述基底200的表面尺寸相对较大，因此在基底200表面形成初始金属层213的尺寸也将比较大，在形成初始金属层213过程中，晶粒生长未受到限制，因此形成的初始金属层213中具有较大的晶粒尺寸，初始金属层213中的晶粒晶面少，使得初始金属层213中晶粒界面散射弱。

作为一个具体实施例，所述初始金属层213的厚度为100埃至5000埃。

为了提高后续在初始金属层213表面形成的图形化的掩膜层的质量，提高初始金属层213表面平坦度，本实施例在形成初始金属层213之后还包括步骤：采用化学机械抛光(CMP，ChemicalMechanicalPolishing)工艺，平坦化所述初始金属层213。

在其他实施例中，所述初始金属层也可以为单层结构。

参考图5，在所述初始属层203表面形成图形化的掩膜层204，所述图形化的掩膜层204内形成暴露出初始金属层213顶部表面的凹槽205。

所述图形化的掩膜层204作为后续刻蚀初始金属层213的掩膜。

后续在图形化初始金属层213后，形成的第一金属层与基底200内的第一底层金属层201电连接，因此本实施例中所述图形化的掩膜层204的尺寸大于或等于第一底层金属层201表面尺寸，且图形化的掩膜层204位于第一底层金属层201正上方，保证后续在图形化初始金属层213后，第一底层金属层201顶部表面被第一金属层所覆盖，从而使第一金属层与第一底层金属层201电连接。

所述图形化的掩膜层204可以为单层结构或叠层结构，所述图形化的掩膜层204的材料包括氧化硅、氮化硅或金属材料，其中，金属材料为TiN或TaN。

本实施例以所述图形化的掩膜层204为单层结构，且图形化的掩膜层204的材料为氮化硅为例作为示例，形成图形化的掩膜层204的工艺步骤包括：形成覆盖于初始金属层213表面的初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层直至形成具有凹槽205的图形化的掩膜层204，所述凹槽205底部暴露出初始金属层213顶部表面；去除所述图形化的光刻胶层。

本实施例中，凹槽205位于相邻第一底层金属层201之间的基底200正上方，因此所述凹槽205尺寸相对较大，使得形成所述图形化的掩膜层204的工艺难度低，且形成的图形化的掩膜层204的位置精确度以及形貌均较高。

而现有技术中，图形化的掩膜层内的凹槽仅位于第一底层金属层或第二底层金属层正上方，且第一底层金属层或第二底层金属层的特征尺寸很小，使得凹槽的尺寸相应的也很小，容易导致形成的图形化的掩膜层的工艺难度大，且图形化的掩膜层位置精确度低且形貌差，进而造成后续形成的半导体结构的可靠性差。

在其他实施例中，图形化的掩膜层也可以为光刻胶层或抗反射涂层与光刻胶层的叠层结构。

参考图6，以所述图形化的掩膜层204(参考图5)为掩膜，采用干法刻蚀工艺，沿凹槽205(参考图5)刻蚀所述初始金属层213(参考图5)直至暴露出基底200表面，在基底200表面形成若干分立的第一金属层203，相邻第一金属层203之间具有暴露出基底200表面的开口206，所述开口206底部暴露出第二底层金属层202顶部表面。

为了使第二底层金属层202顶部表面被后续形成的第二金属层覆盖，本实施例中开口206的尺寸大于第二底层金属层202顶部表面尺寸。

采用干法刻蚀工艺，刻蚀所述初始金属层213。所述干法刻蚀工艺对初始金属层213的刻蚀速率大，而对图形化的掩膜层204的刻蚀速率很小甚至不造成刻蚀。所述干法刻蚀工艺的刻蚀气体包括H₂，所述干法刻蚀工艺的刻蚀气体还可以包括Ar。

在一个具体实施例中，所述干法刻蚀工艺的工艺参数为：H₂流量为20sccm至200sccm，Ar流量为10sccm至100sccm，刻蚀腔室压强为1托至20托，射频源功率为1500瓦至3000瓦，射频偏置功率为100瓦至500瓦。

由于随着刻蚀时间的推移，刻蚀工艺过程中的刻蚀副产物会在开口侧壁表面聚集，所述刻蚀副产物会影响刻蚀工艺对剩余初始金属层213的刻蚀速率，使得刻蚀形成的开口206的剖面形貌为上宽下窄，即开口206的顶部尺寸大于开口206的底部尺寸，开口206的剖面形貌为倒梯形或类倒梯形。

相应的，在形成开口206之后，形成的第一金属层203的剖面形貌为上窄下宽，即第一金属层203的顶部表面尺寸大于底部表面尺寸，第一金属层203的剖面形貌为正梯形或类正梯形。

第一金属层203用于电连接第一底层金属层201，且第一金属层203覆盖于第一底层金属层201的整个顶部表面，即第一金属层203底部尺寸大于或等于第一底层金属层201顶部表面尺寸。

参考图7，形成覆盖于所述开口206底部表面和侧壁表面、以及第一金属层203顶部表面的侧墙膜207，所述侧墙膜207的材料为绝缘材料。

所述侧墙膜207为后续形成覆盖于第一金属层203侧壁表面的侧墙提供工艺基础。

所述侧墙膜207为单层结构或叠层结构，所述侧墙膜207的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料，其中，低k介质材料指的是：相对介电常数小于氧化硅的相对介电常数、且大于等于2.5的材料，超低k介质材料指的是：相对介电常数小于2.5的材料。

所述低k介质材料或超低k材料包括：SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)。

本实施例以侧墙膜207为单层结构作示例，所述侧墙膜207的材料为氮化硅。

采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述侧墙膜207。

本实施例中，为了提高侧墙膜207的填充效果，防止第一金属层203与开口206底部拐角处的侧墙膜207内具有孔洞，从而防止形成侧墙内具有孔洞，采用原子层沉积工艺形成所述侧墙膜207。若形成侧墙膜的工艺的填充效果差，则容易导致在第一金属层与开口底部拐角处的侧墙膜内具有孔洞，后续形成的侧墙内也将具有孔洞，造成侧墙的电隔离效果差，影响半导体结构的可靠性问题。

作为一个具体实施例，所述侧墙膜207的材料为氮化硅。

若侧墙膜207的厚度过厚，则后续形成的侧墙的宽度过宽，容易导致部分第二底层金属层202表面被侧墙所覆盖；若侧墙膜207的厚度过薄，则后续形成的侧墙宽度过窄，侧墙起到的电隔离效果过差。为此，本实施例中所述侧墙膜207的厚度为10埃至100埃。

参考图8，回刻蚀所述侧墙膜207(参考图7)，刻蚀去除位于第一金属层203顶部表面以及开口206底部表面的侧墙膜，形成覆盖于第一金属层203侧壁表面的侧墙208，所述侧墙208的材料为绝缘材料。

本实施例中侧墙208覆盖于第一金属层203侧壁表面，所述侧墙208起到电隔离作用，将第一金属层203与后续形成的第二金属层电隔离。

采用无掩模刻蚀工艺进行所述回刻蚀，采用氟基等离子回刻蚀所述侧墙膜；将CF₄、CHF₃、CH₂F₂、CH₃F或SF₆等离子体化以形成氟基等离子体。

在一个实施例中，侧墙208顶部表面与第一金属层203顶部表面齐平；在另一实施例中，侧墙208顶部表面也可以低于第一金属层203顶部表面，后续在形成第二金属层后，平坦化第二金属层的同时去除高于侧墙208顶部的第一金属层203，以使侧墙208与第一金属层203顶部齐平。

本实施例以回刻蚀侧墙膜207形成覆盖于第一金属层203侧壁表面的侧墙208为例做示范性说明，避免了在形成侧墙208的工艺过程中采用光刻工艺，从而避免了由于特征尺寸的减小而带来的光刻工艺的难度增加以及精确度变差的问题，使得半导体结构的形成工艺简单，且能够保证第二底层金属层202顶部表面被完全暴露出来。

随着半导体结构尺寸的不断缩小，第一底层金属层201以及第二底层金属层202的密度越来越大，因此要求侧墙208的宽度尺寸不断减小。本实施例中，通过调节形成的侧墙膜207的厚度参数以及回刻蚀工艺参数，可以控制侧墙208的宽度尺寸，且由于侧墙208的宽度尺寸未受到光刻工艺的限制，因此本实施例中侧墙208的宽度尺寸可以做的很小，满足第一底层金属层201以及第二底层金属层202密度越来越大的需求，并且侧墙208具有很强的电隔离作用，使得半导体结构的可靠性高。

参考图9，在形成侧墙208之后，形成填充满所述开口206(参考图8)的第二金属层209，所述第二金属层209还覆盖于第一金属层203顶部表面，且第二金属层209顶部表面高于第一金属层203顶部表面。

所述第二金属层209用于与第二底层金属层202电连接。

所述第二金属层209为单层结构或叠层结构。所述第二金属层209为单层结构时，所述第二金属层209包括：填充满开口206的金属体层；所述第二金属层209为叠层结构时，所述第二金属层209包括：覆盖于开口206底部表面以及侧墙208侧壁表面的阻挡层、覆盖于阻挡层表面且填充满开口206的金属体层。

其中，金属体层的材料为Cu、Al或W，阻挡层的材料为Ti、Ta、TiN或TaN。

本实施例以所述第二金属层209为叠层结构为例做示范性说明，阻挡层的材料为TiN，金属体层的材料为Cu。

采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二金属层209。

参考图9，平坦化所述第二金属层209、侧墙208以及第一金属层203，直至第一金属层203顶部表面、侧墙208顶部表面与第二金属层209顶部表面齐平。

采用化学机械研磨工艺进行所述平坦化处理。所述第二金属层209的剖面形貌为上宽下窄，即第二金属层209的顶部表面尺寸大于底部表面尺寸，第二金属层209的剖面形貌为倒梯形或类倒梯形。

在一个实施例中，在平坦化处理之前，侧墙208与第一金属层203顶部齐平时，则采用化学机械研磨工艺，研磨去除高于侧墙208顶部表面的第二金属层209，直至第二金属层209顶部表面、侧墙208顶部表面与第一金属层203顶部表面齐平。

在另一实施例中，在平坦化之前，侧墙208顶部低于第一金属层203顶部时，则采用化学机械研磨工艺，研磨第二金属层209、侧墙208以及第一金属层203，直至第二金属层209顶部表面、侧墙208顶部表面与第一金属层203顶部表面齐平。

在其他实施例中，形成侧墙的工艺步骤还可以为：在侧墙膜表面形成具有凹槽的掩膜层，所述凹槽暴露出位于第二底层金属层表面的侧墙膜；以所述掩膜层为掩膜，沿凹槽刻蚀去除位于第二底层金属层顶部表面的侧墙膜，暴露出第二底层金属层顶部表面，形成覆盖于第一金属层侧壁表面的侧墙，且所述侧墙还位于第一金属层顶部表面。所述凹槽的尺寸大于或等于第二底层金属层顶部表面尺寸。在一个实施例中，为了降低形成掩膜层的工艺难度，提高形成的掩膜层的精确度以及形貌，凹槽的尺寸大于第二底层金属层顶部表面尺寸，且凹槽的尺寸小于相邻第一金属层之间的尺寸。

在形成侧墙后，形成覆盖于侧墙表面且填充满开口的第二金属层；采用化学机械抛光工艺，研磨第二金属层、侧墙以及第一金属层，直至第二金属层、侧墙以及第一金属层顶部表面齐平。

所述第一金属层203和第二金属层209作为半导体结构的互连线或导电插塞。所述第一金属层203与第一底层金属层201电连接；所述第二金属层209与第二底层金属层202电连接。

本实施例避免了光刻工艺带来的工艺偏差，降低了工艺难度以及半导体生产成本。并且本实施例克服了光刻工艺受到半导体结构尺寸减小带来的不良影响，通过在基底200表面形成初始金属层213后，刻蚀初始金属层213形成分立的第一金属层203，然后在第一金属层203表面形成侧墙208作为绝缘层，然后在相邻绝缘层208之间形成第二金属层209；由于侧墙208是经过沉积以及回刻蚀工艺形成的，所述侧墙208的形成工艺不会受到光刻工艺的限制，因此所述侧墙208的宽度可以做的很小，从而使得在基底200表面形成具有较大密度的互连线或导电插塞，满足半导体技术小型化微型化的发展趋势，且保证半导体结构具有较高的可靠性。

同时，由于第一金属层203的剖面形貌为正梯形或类正梯形，而第二金属层209的剖面形貌与第一金属层203互补，第二金属层209的剖面形貌为倒梯形或类倒梯形，进一步提高了互连线或导电插塞的密度，更能满足半导体技术小型化微型化的发展趋势。

相应的，本实施例还提供一种半导体结构，请参考图10，所述半导体结构包括：

基底200；

位于基底200表面的若干分立的第一金属层203，相邻第一金属层203之间具有暴露出基底200表面的开口，且第一金属层203的剖面形貌为上窄下宽；

位于所述第一金属层203侧壁表面的侧墙208，且所述侧墙208的材料为绝缘材料；

覆盖于所述侧墙208表面且填充满开口的第二金属层209。

本实施例中，所述基底200内具有相互电绝缘的第一底层金属层201以及第二底层金属层202，且第一底层金属层201与第二底层金属层202依次间隔排列。

所述第一金属层203与第一底层金属层201电连接，且第一金属层203覆盖于第一底层金属层201整个表面，所述第一金属层203的材料为Cu、Al或W，本实施例中，所述第一金属层203的材料为Cu。本实施例以第一金属层203内具有2个开口为例做示范性说明，在其他实施例中，第一金属层内的开口的数量可以为1个、3个、8个等任一自由数个，相应的，基底表面具有的第二金属层的数量与开口的数量相同。

本实施中第一金属层203的剖面形貌为上窄下宽，即第一金属层203顶部表面尺寸大于第一金属层203底部表面尺寸，第一金属层203的剖面形貌为正梯形或类正梯形。

所述侧墙208起到电隔离第一金属层203以及第二金属层209的作用。所述侧墙208的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料。

若侧墙208的宽度过窄，则侧墙208的电隔离效果过差；若侧墙208的宽度过宽，则侧墙208在半导体结构中所占的体积过大，不利于满足半导体结构小型化微型化的发展趋势。作为一个具体实施例，所述侧墙208的材料为氧化硅，侧墙208的宽度为10埃至100埃。

所述第二金属层209与第二底层金属层202电连接，第二金属层209覆盖于第二底层金属层202整个顶部表面，所述第二金属层209的材料为Cu、Al或W。

侧壁表面具有侧墙208的开口剖面形貌仍然为上宽下窄，从而使得第二金属层209的剖面形貌相应的也为上宽下窄。

本实施例中所述第二金属层209的材料为Cu，第二金属层209的剖面形貌为上宽下窄，即第二金属层209的顶部表面尺寸大于底部表面尺寸，第二金属层209的剖面形貌为倒梯形或类倒梯形。

在其他实施例中，第二金属层还可以为叠层结构，所述第二金属层包括：位于侧墙侧壁表面以及开口底部表面的阻挡层、位于阻挡层表面且填充满开口的金属体层。其中，阻挡层能够起到防止金属体层内金属原子扩散至不期望的区域，阻挡层的材料为氮化钛或氮化钽；金属体层的材料为Cu、Al或W。

第一金属层203和第二金属层209作为半导体结构的互连线或导电插塞。本实施例通过在基底200表面形成间隔排列的第一金属层203和第二金属层209，且第一金属层203和第二金属层209的形貌互补，即第一金属层203的剖面形貌为上窄下宽，第二金属层209的剖面形貌为上宽下窄，有效的利用了空间，提高了半导体结构的互连线或导电插塞的密度，使得提供的半导体结构更能满足日益进步的半导体技术需求，优化了半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底；

形成覆盖于所述基底表面的初始金属层；

刻蚀所述初始金属层形成分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口；

形成覆盖于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；

在形成所述侧墙后，形成填充满所述开口的第二金属层。

2.如权利要求1所述半导体结构的形成方法，其特征在于，所述开口的剖面形貌为上宽下窄；所述第一金属层的剖面形貌为上窄下宽。

3.如权利要求2所述半导体结构的形成方法，其特征在于，所述第二金属层的剖面形貌为上宽下窄。

4.如权利要求1所述半导体结构的形成方法，其特征在于，刻蚀所述初始金属层的工艺步骤包括：在所述初始金属层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，采用干法刻蚀工艺，刻蚀所述初始金属层直至暴露出基底表面，形成分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口。

5.如权利要求4所述半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括H₂。

6.如权利要求1所述半导体结构的形成方法，其特征在于，所述初始金属层的材料为Cu、Al或W。

7.如权利要求1所述半导体结构的形成方法，其特征在于，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料。

8.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述侧墙的工艺步骤包括：形成覆盖于第一金属层表面、开口底部和侧壁表面的侧墙膜；回刻蚀所述侧墙膜，刻蚀去除位于第一金属层顶部表面、以及基底表面的侧墙膜，形成覆盖于所述第一金属层侧壁表面的侧墙。

9.如权利要求8所述半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧墙膜。

10.如权利要求8所述半导体结构的形成方法，其特征在于，采用氟基等离子回刻蚀所述侧墙膜；将CF₄、CHF₃、CH₂F₂、CH₃F或SF₆等离子体化以形成氟基等离子体。

11.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二金属层顶部表面、侧墙顶部表面与第一金属层顶部表面齐平。

12.如权利要求11所述半导体结构的形成方法，其特征在于，形成第二金属层的工艺步骤包括：形成填充满所述开口的第二金属层，所述第二金属层还覆盖于第一金属层顶部表面，且所述第二金属层顶部表面高于第一金属层顶部表面；平坦化所述第二金属层、侧墙以及第一金属层，直至第二金属层顶部表面、侧墙顶部表面与第一金属层顶部表面齐平。

13.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二金属层为单层结构或叠层结构，所述第二金属层为单层结构时，所述第二金属层包括填充满开口的金属体层；所述第二金属层为叠层结构时，所述第二金属层包括：位于开口底部表面和侧壁表面的阻挡层；位于阻挡层表面且填充满开口的金属体层。

14.如权利要求13所述半导体结构的形成方法，其特征在于，所述阻挡层的材料为氮化钛或氮化钽；所述金属体层的材料为Cu、Al或W。

15.如权利要求1所述半导体结构的形成方法，其特征在于，所述基底内具有依次间隔排列的第一底层金属层和第二底层金属层；所述第一金属层与第一底层金属层电连接；所述第二金属层与第二底层金属层电连接。

16.一种半导体结构，其特征在于，包括：

基底；

位于所述基底表面若干分立的第一金属层，相邻第一金属层之间具有暴露出基底表面的开口，且第一金属层的剖面形貌为上窄下宽；

位于所述第一金属层侧壁表面的侧墙，且所述侧墙的材料为绝缘材料；

覆盖于所述侧墙表面且填充满开口的第二金属层，且第二金属层的剖面形貌为上宽下窄。

17.如权利要求16所述半导体结构，其特征在于，所述第一金属层顶部表面、侧墙顶部表面与第二金属层顶部表面齐平。

18.如权利要求16所述半导体结构，其特征在于，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、低k介质材料或超低k介质材料。

19.如权利要求16所述半导体结构，其特征在于，所述第一金属层的材料为Cu、Al或W；所述第二金属层的材料为Cu、Al或W。