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CN105487311A - 像素结构及其制作方法、阵列基板及显示装置 - Google Patents

像素结构及其制作方法、阵列基板及显示装置 Download PDF

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CN105487311A
CN105487311A CN201610064421.XA CN201610064421A CN105487311A CN 105487311 A CN105487311 A CN 105487311A CN 201610064421 A CN201610064421 A CN 201610064421A CN 105487311 A CN105487311 A CN 105487311A
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CN
China
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transparent electrode
pixel structure
strip
slits
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CN201610064421.XA
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杨海刚
朴正淏
李哲
胡竞勇
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BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
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    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
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Abstract

本发明涉及显示技术领域，公开了一种像素结构及其制作方法、阵列基板及显示装置。该像素结构包括衬底基板以及设置在所述衬底基板上的第一透明电极层和第二透明电极层，所述第二透明电极层包括多个条状电极，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。该像素结构通过在第一透明电极层上形成的狭缝，有效减小了第一透明电极层与第二透明电极层的重叠区域，从而降低了其间形成的存储电容，提高像素的充电效率以及显示装置的显示质量。

Description

像素结构及其制作方法、阵列基板及显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种像素结构及其制作方法、阵列基板及显示装置。
背景技术
液晶显示装置是目前使用最广泛的一种平板显示装置，可为各种电子设备如移动电话、个人数字助理(PDA)、数字相机以及计算机等提供具有高分辨率彩色屏幕。其中FFS(FringeFieldSwitching，边缘场开关技术)液晶显示装置以其观看视角广以及开口率高等特点受到广大用户的喜爱。目前普遍采用的FFS液晶显示装置，通常包括彩膜基板、阵列基板以及设置在彩膜基板和阵列基板之间的液晶层。其中在阵列基板上设置有多条数据线、栅线以及由多条数据线栅线交叉限定的多个像素结构。
如图1所示，传统FFS显示技术的像素结构包括衬底基板3＇，在衬底基板3＇上设置有薄膜晶体管4＇、第一透明电极层1＇、第二透明电极层2＇。其中，第一透明电极层1＇为面状结构电极，第二透明电极层2＇包括若干个条状电极，第一透明电极层1＇与第二透明电极层2＇之间存在重叠区域。具体的排布结构如图2所示。由图1以及图2可以看出传统的像素结构第一透明电极层1＇与第二透明电极层2＇的重叠区域较大，因此第一透明电极层1＇与第二透明电极层2＇之间形成的存储电容(Cst)较大。较大的存储电容延长了像素的充电时间，使像素单元易出现充电不足的现象，导致显示面板亮度下降，严重影响了显示质量。
发明内容
本发明要解决的技术问题是：解决如何降低现有的像素结构中第一透明电极层以及第二透明电极层之间的存储电容的问题。
为实现上述的发明目的，本发明提供了一种像素结构及其制作方法、阵列基板及显示装置。
依据本发明的第一方面，提供了一种像素结构：包括衬底基板以及设置在所述衬底基板上的第一透明电极层和第二透明电极层，所述第二透明电极层包括多个条状电极，其特征在于，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。
优选地，每一个所述狭缝全部位于所述条状电极在所述衬底基板的投影内。
优选地，对于每一个所述狭缝，其宽度与其相对的条状电极的宽度之比为10％～100％。
优选地，所述第一透明电极层中所述狭缝的数量与所述第二透明电极层中所述条状电极的数量之比为1:50～1:2。
依据本发明的第二方面，提供了一种阵列基板，包括上述所述的像素结构。
依据本发明的第三方面，提供了一种显示装置，包括上述所述的阵列基板。
依据本发明的第四方面，提供了一种像素结构的制作方法，包括：
在衬底基板上形成第一透明电极层和第二透明电极层，其中，所述第二透明电极层包括多个条状电极，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。
优选地，每一个所述狭缝全部位于所述条状电极在所述衬底基板的投影内。
优选地，对于每一个所述狭缝，其宽度与其相对的条状电极的宽度之比为10％～100％。
优选地，所述第一透明电极层中所述狭缝的数量与所述第二透明电极层中所述条状电极的数量之比为1:50～1:2。
本发明提供的该像素结构，通过在第一透明电极层上形成狭缝，并使狭缝至少部分位于条形电极在衬底基板上的投影内，有效减小了第一透明电极层与第二透明电极层的重叠区域，从而降低了其间形成的存储电容，提高像素的充电效率以及显示装置的显示质量。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术的像素结构截面示意图；
图2是现有技术的像素结构俯视图；
图3是本发明提供的像素结构截面示意图；
图4是本发明提供的一种像素结构俯视图；
图5是本发明提供的另一种像素结构俯视图；
图6是本发明提供的不同狭缝设置比率对应的电压-透过率曲线示意图；
图7是本发明提供的不同狭缝设置比率对应的存储电容比率示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明提供了一种像素结构，包括衬底基板以及设置在衬底基板上的第一透明电极层和第二透明电极层，第二透明电极层包括多个条状电极，第一透明电极层包括至少一个狭缝，且每一个狭缝至少部分位于条状电极在衬底基板的投影内。
本发明提供的像素结构通过在第一透明电极层上形成狭缝，并使狭缝至少部分位于条形电极在衬底基板上的投影内，有效减小了第一透明电极层与第二透明电极层的重叠区域，从而降低了其间形成的存储电容，提高像素的充电效率以及显示装置的显示质量。
参见图3，图3为本发明实施方式提供的像素结构，包括衬底基板3，衬底基板3上设置有薄膜晶体管4、第一透明电极层1、第二透明电极层2，以及位于第一透明电极层1与第二透明电极层2之间的钝化层5。其中，薄膜晶体管4包括栅极41、栅极绝缘层42、有源层43、源极44和漏极45，第一透明电极层1为面状电极，第二透明电极层2包括多个条状电极6，在第一透明电极层1和第二透明电极层2之间存在有重叠区域。为了减小重叠区域从而降低其间形成的存储电容，在第一透明电极层1上还设置有至少一个狭缝7，且狭缝7至少部分位于条状电极6在衬底基板3的投影内。狭缝7的设置减小了第一透明电极层1和第二透明电极层2之间的重叠区域，从而降低了第一透明电极层1和第二透明电极层2之间形成的存储电容。
其中，如图3所示，第一透明电极层1上形成的狭缝7可以全部位于条状电极6在衬底基板3的投影内。对于每一个狭缝7，其宽度与其上方正对的条状电极6的宽度之比可以在10％～100％之内，例如，可以如图4所示，狭缝7的宽度小于其上对应的条状电极6的宽度，还可以如图5所示，狭缝7的宽度与其上对应的条状电极6的宽度相同，狭缝7与条状电极6之间的宽度之比可以根据实际情况做相应的调整。
为了进一步降低存储电容的大小，优选地，第一透明电极层1上可以设置多个狭缝7，例如，可以使第一透明电极层中狭缝的数量与第二透明电极层中条状电极的数量之比为1:50～1:2，例如可以为1:25等。
对于像素结构来说，存储电容只是影响显示效果的一个因素，还有一个较为重要的因素就是光透过率。本发明提供的像素结构可以在保证不影响光透过率的前提下有效降低存储电容。例如，当第二透明电极层中条状电极6的宽度为2.5μm，相邻的两个条状电极6之间的间距为5.5μm时，第一透明电极层中狭缝的数量与第二透明电极层中条状电极的数量之比为1:3(即在第一透明电极层上每对应3个条状电极的位置设置一个狭缝)，对狭缝与条形电极的宽度比为67％的结构和狭缝与条形电极的宽度比为100％的结构分别进行测试，具体参见图6，当第一透明电极层中狭缝与第二透明电极层中条状电极的宽度比为67％或100％时，其在不同电压下的光透光率与现有的像素结构基本保持一致，而本发明提供的像素结构通过在第一透明电极层上设置狭缝可以有效的降低存储电容，如图7所示，当狭缝与条形电极宽度比为67％时，存储电容相比于现有的像素结构下降了2.7％；当狭缝与条形电极宽度比为100％时，存储电容下降了11.6％。存储电容的降低可以有效提高像素的充电效率，提高显示质量。
需要说明的是，本发明实施方式提供的像素结构中，第一透明电极层可以为公共电极，也可以为像素电极(即与薄膜晶体管的漏极相连)，当第一透明电极层为公共电极时，第二透明电极层为像素电极当第一透明电极层为像素电极时，第二透明电极层为公共电极，此外，第一透明电极层的材料与第二透明电极层的材料可以为ITO(氧化铟锡)，也可以为其他透明导电材料，本发明对此不做具体限定。
综上所述，本发明实施方式提供了一种像素结构，该像素结构通过在第一透明电极层上形成狭缝，并使狭缝至少部分位于条形电极在衬底基板上投影内，有效减小了第一透明电极层与第二透明电极层的重叠区域，从而降低了其间形成的存储电容，提高像素的充电效率以及显示装置的显示质量。
本发明实施方式还提供了一种阵列基板，包括上述的像素结构。
此外，本发明实施方式还提供了一种显示装置，该显示装置包括上述的阵列基板。其中，该显示装置可以为FFS模式的显示装置，其中，本发明实施方式提供的显示装置可以是笔记本电脑显示屏、液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
进一步地，本发明实施方式提供一种像素结构的制作方法，该方法包括：
在衬底基板上形成第一透明电极层和第二透明电极层，其中，所述第二透明电极层包括多个条状电极，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。
优选地，在第一透明电极层上形成狭缝时，可以使每一个狭缝全部位于条状电极在衬底基板的投影内。同时，对于每一个所述狭缝，其宽度与其相对的条状电极的宽度之比可以为10％～100％。，例如可以为67％或100％。为了进一步降低第一透明电极层与第二透明电极层形成的存储电容，在第一透明电极层上可以形成多个狭缝，并使所述第一透明电极层中所述狭缝的数量与所述第二透明电极层中所述条状电极的数量之比为1:50～1:2。
本发明提供的像素电极的制作方法，通过在第一透明电极层上形成狭缝并使该狭缝位于条形电极在衬底基板的投影内，有效地减小了第一透明电极层与第二透明电极层重叠区域的面积，降低了其间形成的存储电容，提高显示效果。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种像素结构，包括衬底基板以及设置在所述衬底基板上的第一透明电极层和第二透明电极层，所述第二透明电极层包括多个条状电极，其特征在于，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。
2.如权利要求1所述的像素结构，其特征在于，每一个所述狭缝全部位于所述条状电极在所述衬底基板的投影内。
3.如权利要求2所述的像素结构，其特征在于，对于每一个所述狭缝，其宽度与其相对的条状电极的宽度之比为10％～100％。
4.如权利要求1-3任一所述的像素结构，其特征在于，所述第一透明电极层中所述狭缝的数量与所述第二透明电极层中所述条状电极的数量之比为1:50～1:2。
5.一种阵列基板，其特征在于，包括如权利要求1-4任一所述的像素结构。
6.一种显示装置，其特征在于，包括如权利要求5所述的阵列基板。
7.一种像素结构的制作方法，其特征在于，包括：
在衬底基板上形成第一透明电极层和第二透明电极层，其中，所述第二透明电极层包括多个条状电极，所述第一透明电极层包括至少一个狭缝，且每一个所述狭缝至少部分位于所述条状电极在所述衬底基板的投影内。
8.如权利要求7所述的制作方法，其特征在于，每一个所述狭缝全部位于所述条状电极在所述衬底基板的投影内。
9.如权利要求8所述的制作方法，其特征在于，对于每一个所述狭缝，其宽度与其相对的条状电极的宽度之比为10％～100％。
10.如权利要求7-9任一所述的制作方法，其特征在于，所述第一透明电极层中所述狭缝的数量与所述第二透明电极层中所述条状电极的数量之比为1:50～1:2。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108508661A (zh) * 2017-02-24 2018-09-07 三菱电机株式会社 液晶显示面板及液晶显示装置
CN110441965A (zh) * 2019-08-23 2019-11-12 京东方科技集团股份有限公司 一种阵列基板、显示面板以及显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009181091A (ja) * 2008-02-01 2009-08-13 Epson Imaging Devices Corp 液晶表示装置
CN102830557A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 阵列基板及显示器件
CN203405655U (zh) * 2013-08-30 2014-01-22 京东方科技集团股份有限公司 一种阵列基板及显示装置
CN103676353A (zh) * 2013-12-04 2014-03-26 京东方科技集团股份有限公司 像素结构、阵列基板及显示装置
US20150014694A1 (en) * 2013-07-02 2015-01-15 Boe Technology Group Co., Ltd. Pixel Structure, Array Substrate and Display Device
CN105137681A (zh) * 2015-10-22 2015-12-09 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009181091A (ja) * 2008-02-01 2009-08-13 Epson Imaging Devices Corp 液晶表示装置
CN102830557A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 阵列基板及显示器件
US20150014694A1 (en) * 2013-07-02 2015-01-15 Boe Technology Group Co., Ltd. Pixel Structure, Array Substrate and Display Device
CN203405655U (zh) * 2013-08-30 2014-01-22 京东方科技集团股份有限公司 一种阵列基板及显示装置
CN103676353A (zh) * 2013-12-04 2014-03-26 京东方科技集团股份有限公司 像素结构、阵列基板及显示装置
CN105137681A (zh) * 2015-10-22 2015-12-09 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108508661A (zh) * 2017-02-24 2018-09-07 三菱电机株式会社 液晶显示面板及液晶显示装置
CN108508661B (zh) * 2017-02-24 2021-11-16 三菱电机株式会社 液晶显示面板及液晶显示装置
CN110441965A (zh) * 2019-08-23 2019-11-12 京东方科技集团股份有限公司 一种阵列基板、显示面板以及显示装置

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