CN105472203A - Genlock同步锁相系统及方法 - Google Patents
Genlock同步锁相系统及方法 Download PDFInfo
- Publication number
- CN105472203A CN105472203A CN201511032868.0A CN201511032868A CN105472203A CN 105472203 A CN105472203 A CN 105472203A CN 201511032868 A CN201511032868 A CN 201511032868A CN 105472203 A CN105472203 A CN 105472203A
- Authority
- CN
- China
- Prior art keywords
- genlock
- signal
- video data
- video
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000001360 synchronised effect Effects 0.000 claims abstract description 28
- 239000000284 extract Substances 0.000 claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000012937 correction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
本发明公开了一种Genlock同步锁相系统，包括：同步分离器，用于接入外部Genlock信号，并对Genlock信号分离出多相位输入同步信号；时序发生器，用于在多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；可编程数字逻辑电路，用于接入和缓存视频数据，计算出视频数据中的同步信息，并根据视频数据中的同步信息与Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。本发明还提供了一种Genlock同步锁相方法。实施本发明提供的技术方案，可以使得可接入的视频设备数量不受限制，提高系统的运行能力和降低系统成本。
Description
技术领域
本发明涉及数字电视技术领域，尤其涉及一种Genlock同步锁相系统及方法。
背景技术
帧同步是一种使显示像素的扫描与同步源实现同步的过程，帧同步相能够借助硬件使每个显示屏上的帧实现同步，同时还能在多个显示屏上刷新画面，如果应用在多台显示器上显示，帧同步系统有助于保持画面的连贯性。
Genlock同步锁相是一种帧同步技术，通常用于视频后期处理、非线性编辑(NLE)和演播室。该技术可以使工作站图形系统的输出信号与外部生成的(GEN)信号进行同步(LOCK)，从而确保演播室中的所有设备(摄像机、录像机、动画或字幕机等等)之间的有效协作。可以使一套或多套系统与同一同步源实现同步，能够使视频的刷新和外部视频源保持一致，当提供了一个适当的信号后，系统就会把它的显示刷新率和这个信号进行锁定。例如，现有的部分电视墙画面的同步化中就应用了Genlock同步技术，使得所有画面的闪烁跳动都一致。
但是，在数字电视技术领域中，常规广电系统各前端设备信号输出同步时需要针对Genlock同步信号采用专用的同步器，其价格高昂，且其能够接入的设备数目非常有限，系统的运行能力差。
发明内容
本发明所要解决的技术问题是，提供一种，用于Genlock同步锁相技术方案，使得可接入的视频设备数量不受限制，提高系统的运行能力和降低系统成本。
为解决以上技术问题，一方面，本发明提供一种Genlock同步锁相系统，包括：
同步分离器，用于接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号；所述多相位输入同步信号包括水平相位同步信号、垂直相位信号和场相位同步信号；
时序发生器，用于在所述多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；
可编程数字逻辑电路，用于接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。
在一种可实现的方式中，所述可编程数字逻辑电路包括：视频输入FIFO单元、视频缓存器、Genlock延迟计算器和视频输出FIFO单元；
所述视频输入FIFO单元，用于接入视频数据，将所述视频数据进行时钟隔离，产生视频输入时钟，并且提取出所述视频数据的起始视频帧、像素点数量和行数量，以视频帧为单位将所述视频数据写入所述视频缓存器；
所述视频缓存器为多端口存储器，用于将所述视频数据进行缓存；
所述Genlock延迟计算器，用于实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号；
所述视频输出FIFO单元，用于根据所述Genlock延迟计算器产生的输出缓存延迟信号，调整视频数据的输出延时。
进一步地，所述Genlock延迟计算器，还用于在Genlock信号锁定失败时产生缓存重启信号；所述视频缓存器为多端口存储器，还用于根据所述缓存重启信号，重新读出所述视频数据至所述视频输出FIFO单元。
优选地，所述视频缓存器包括：DDR存储器、多端口存储控制器和存储读写逻辑单元；
所述DDR存储器，用于根据视频数据的帧大小对缓存空间进行划分和存储；
所述多端口存储控制器，用于根据输入的视频数据，以及所述视频输入FIFO单元提取出的起始视频帧、像素点数量和行数量，控制所述视频数据在所述DDR存储器上的写入地址；
所述多端口存储控制器，还用于根据所述Genlock延迟计算器产生的缓存重启信号，控制所述DDR存储器中的数据读出地址；
所述存储读写逻辑单元，用于基于所述视频输入时钟，将所述视频数据写入所述DDR存储器中的与所述写入地址相对应的缓存空间上，和/或者，基于所述视频像素时钟，将所述DDR存储器中的与所述读出地址相对应的缓存空间上的数据读出。
优选地，所述Genlock延迟计算器中包括：有限状态机，用于实时监控Genlock信号在与所述视频数据进行同步锁相过程中的各个状态，根据同步锁相过程中产生的多个信号控制各个状态之间的跳转，以实现对所述Genlock信号进行同步锁定或者重新启动同步锁相过程。
进一步地，所述同步分离器，还用于自动检测输入视频参考信号格式，并在输入视频参考信号发生切换时，自动重新锁定分离输出的多相位输入同步信号。
再进一步地，所述时序发生器，还用于根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，基于视频像素时钟并通过软件进行配置，修正所述时序信号相对于所述多相位输入同步信号的偏移。
另一方面，本发明还提供了一种Genlock同步锁相方法，包括：
接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号；所述多相位输入同步信号包括水平相位同步信号、垂直相位信号和场相位同步信号；
在所述多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；
接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。
进一步地，所述接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号，包括：
接入视频数据，将所述视频数据进行时钟隔离，产生视频输入时钟，并且提取出所述视频数据的起始视频帧、像素点数量和行数量，以视频帧为单位写入所述视频数据；
将所述视频数据进行缓存；
实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号；
根据所述Genlock延迟计算器产生的输出缓存延迟信号，调整视频数据的输出延时。
优选地，所述Genlock同步锁相方法还包括：根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，基于视频像素时钟并通过软件进行配置，修正所述时序信号相对于所述多相位输入同步信号的偏移。
本发明实施例提供的Genlock同步锁相技术方案，通过对外部Genlock信号的解析和分离，获得多相位输入同步信号，以产生用于同步锁相的视频像素时钟和时序信号；利用可编程数字逻辑电路的便捷性，计算出视频数据中的同步信息，并根据视频数据中的同步信息与Genlock信号的同步信息之间的传输延迟时间，实时监控和调整时序信号的偏移，以同步锁定Genlock信号，实现在数字电视视频处理领域中多个系统之间信号同步，无需采用价格高昂的专用同步器，使得接入的视频设备数目不受限制，大大降低系统成本和提高系统的运行能力。
附图说明
图1是本发明提供的Genlock同步锁相系统的一个实施例的结构示意图。
图2是本发明提供的视频缓存器的一个实施例的结构示意图。
图3是本发明提供的有限状态机的一种工作流程图。
图4是本发明提供的Genlock同步锁相方法的一个实施例的步骤流程图。
图5是本发明提供的根据同步信息锁定Genlock信号的一个方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，均属于本发明保护的范围。
参看图1，是本发明提供的Genlock同步锁相系统的一个实施例的结构示意图。
在本实施例中，所述的Genlock同步锁相系统，主要包括：同步分离器10，时序发生器20，以及，可编程数字逻辑电路30。
其中，同步分离器10，用于接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号。在本实施例中，所述多相位输入同步信号包括水平相位同步信号H、垂直相位信号V和场相位同步信号F(简称H/V/F同步信号)。具体地，同步分离器10可以采用支持多种制式的视频信号的视频同步信号分离芯片进行实现，各种视频制式包括但不限于NTSC(NationalTelevisionStandardsCommittee，美国国家电视标准委员会)电视广播传输和接收协议，PAL(PhaseAlterationLine，逐行倒相)电视制式，SECAM制式、HDTV(HighDefinitionTelevision，高清晰度电视)制式。其中，SECAM是法文“SequentielCouleurAMemoire(按顺序传送彩色与存储)”的缩写。进一步地，在本实施例中，所述同步分离器10，还用于自动检测输入视频参考信号(Genlock信号)格式，并在输入视频参考信号发生切换时，自动重新锁定分离输出的多相位输入同步信号。
时序发生器20，用于在所述多相位输入同步信号(H/V/F)的驱动下，产生用于同步锁相的视频像素时钟pix_clk和时序信号(即H/V/F输出同步信号)。
可编程数字逻辑电路30，用于接入和缓存视频数据，计算出所述视频数据中的同步信息vid_tref，并根据所述视频数据中的同步信息vid_tref与所述Genlock信号的同步信息Genlock_tref之间的latency(传输延迟时间)，确定是否同步锁定Genlock信号。
具体实施时，时序发生器20所产生的时序信号同样包括水平相位同步信号、垂直相位信号和场相位同步信号，但此时经过时序发生器20处理的时序信号的相位可能与同步分离器10分离产生的多相位输入同步信号的相位有所不同。因此，在本实施例中，所述时序发生器20，还用于根据所述视频数据中的同步信息vid_tref与所述Genlock信号的同步信息Genlock_tref之间的传输延迟时间latency，基于视频像素时钟pix_clk并通过软件进行配置，修正所述时序信号相对于所述多相位输入同步信号(H/V/F)的偏移。
具体地，可以利用SPI(SerialPeripheralInterface，串行外设接口)总线，通过软件对时序发生器20进行配置，调整时序信号相对于多相位输入同步信号的偏移，控制过程简单、智能、快捷，其中，偏移单位为视频像素时钟pix_clk。由于在可编程数字逻辑电路30中作Genlock同步锁相处理时，需要持续监控参考信号(Genlock信号)和视频数据之间的传输延迟时间latency，由于该latency的存在，即导致最终输出的视频数据与Genlock信号之间存在latency延迟，因此可在时序发生器20将时序信号(输出同步信号H/V/F)的偏移量设置为超前latency，这样经过同步锁相处理之后，最终输出的视频信号与Genlock信号完全同步且锁定。
外部Genlock信号通过BNC(BasicNetworkConnector，基本网络卡)接口将信号输入给同步分离器10，产生H/V/F多相位输入同步信号，再通过该多相位输入同步信号驱动时序发生器20，从而产生同步锁相的视频像素时钟pix_clk和时序信号送给可编程数字逻辑电路30。其中，时序发生器20可通过软件配置修改H/V/F输出同步信号相对于H/V/F输入同步信号的相位偏移。
在本实施例中，可编程数字逻辑电路30优选采用FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)进行实现，并且，可编程数字逻辑电路30还集成有多个功能器件。
如图1所示，所述可编程数字逻辑电路30包括：视频输入FIFO(FirstInFirstOut，先进先出)单元31、视频缓存器(Video_buffer)32、Genlock延迟计算器(Genlock_delay_calc)33和视频输出FIFO(Video_output_fifo)单元34。
其中，所述视频输入FIFO单元31，用于接入视频数据Vid_data，将所述视频数据Vid_data进行时钟隔离，产生视频输入时钟Vid_clk，并且提取出所述视频数据的起始视频帧(StartOfFrame，简称SOF)、像素点数量(pixelcount)和行数量(linecount)，以视频帧为单位将所述视频数据写入所述视频缓存器32。具体实施时，从输入电视视频数据中根据SAV(StartofActiveVideo，有效视频起始码)或者EAV(EndofActiveVideo，有效视频结束码)所携带的H/V/F同步信号，计算视频帧的起始SOF，像素点数量，行数量，并将SOF、像素点数量和行数量等信号输出给视频缓存器32进行写入操作。
所述视频缓存器32为多端口存储器，用于将所述视频数据进行缓存。
所述Genlock延迟计算器33，用于实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号buffer_delay。
所述视频输出FIFO单元34，用于根据所述Genlock延迟计算器33产生的输出缓存延迟信号buffer_delay，调整视频数据的输出延时。
进一步地，所述Genlock延迟计算器33，还用于在Genlock信号锁定失败时产生缓存重启信号buffer_reset；
所述视频缓存器32还用于根据所述缓存重启信号buffer_reset，重新读出所述视频数据至所述视频输出FIFO单元34。具体地，视频缓存器32可根据Genlock延迟计算器33的触发信号，将视频像素时钟pix_clk和像素数据Pix_data等信息发送至Genlock延迟计算器33和视频输出FIFO单元34；Genlock延迟计算器33和视频输出FIFO单元34分别根据接收的信息提取有用数据进行处理。
具体地，当输延迟时间latency锁定到固定为一行像素点时，Genlock信号被锁定，否则Genlock延迟计算器33产生buffer_reset，重新从视频缓存器32中读取视频数据，直到Genlock信号被锁定，当锁定后Genlock延迟计算器33会一直监控latency信号，当latency信号偏离一行像素点时，会产生buffer_reset信号，从而让Genlock延迟计算器33重新锁定Genlock信号。
参看图2，是本发明提供的视频缓存器的一个实施例的结构示意图。
在一种可实现的方式中，所述视频缓存器32包括：DDR存储器321、多端口存储控制器322和存储读写逻辑单元323。
所述DDR存储器321，用于根据视频数据的帧大小对缓存空间进行划分和存储；
所述多端口存储控制器322，用于根据输入的视频数据，以及所述视频输入FIFO单元提取出的起始视频帧、像素点数量和行数量，控制所述视频数据在所述DDR存储器321上的写入地址；
所述多端口存储控制器322，还用于根据所述Genlock延迟计算器33产生的缓存重启信号buffer_reset，控制所述DDR存储器321中的数据读出地址；
所述存储读写逻辑单元323，用于基于所述视频输入时钟Vid_clk，将所述视频数据写入所述DDR存储器321中的与所述写入地址相对应的缓存空间上，和/或者，基于所述视频像素时钟pix_clk，将所述DDR存储器321中的与所述读出地址相对应的缓存空间上的数据读出。
由于高清视频数据的数据量巨大，所以DDR存储器321的缓存介质优选采用DDR3SDRAM(Double-Data-RateThreeSynchronousDynamicRandomAccessMemory，第三代双倍数据率同步动态随机存取存储器)，以满足缓存需求。对应地，采用一个多端口控制的DDR3控制器作为所述多端口存储控制器322，至少采用一个端口作为写操作，且使其工作在Vid_clk时钟频率下；而另一个端口作为读操作，且使其工作在pix_clk时钟频率下。写操作和读操作是分别采用不同的时钟频率进行区分。需要说明的是，本领域技术人员可以根据实际应用场合选用合适的缓存介质来实现对视频数据的缓存，包括但不限于DDR3SDRAM。
具体实施时，由于视频数据缓存以帧(Frame)为单位，故在各种视频格式下会有对应的一个帧大小(Frame_size)，将DDR3SDRAM的缓存空间以帧大小进行划分，地址“0”到“Frame_size-1”存放第一个视频帧Frame_1，地址“Frame_size”到“2*Frame_size-1”存放第二个视频帧Frame_2，......，如此一直到地址“(n-1)*Frame_size”到“n*Frame_size-1”存放第n个视频帧Frame_n，总共有n个视频帧区域，其中n由DDR3SDRAM存储大小决定。
DDR3SDRAM的写端口根据输入的视频数据及起始视频帧SOF，像素点数量和行数量来控制写入地址Wr_addr：当SOF信号有效时，标志一个新的视频帧起始，此时将写地址Wr_addr由“i*Frame_size-1”变为“j*Frame_size”，开始写入第j帧视频数据(其中，j＝i+1)。
DDR3SDRAM的读端口地址受缓存重启信号buffer_reset控制：当缓存重启信号buffer_reset有效时，读地址Rd_addr清零；缓存重启信号buffer_reset无效时，读地址Rd_addr按照视频帧区域累加，输出视频像素时钟pix_clk和像素数据pix_data。
具体实施时，所述Genlock延迟计算器33中包括有限状态机，用于实时监控Genlock信号在与所述视频数据进行同步锁相过程中的各个状态，根据同步锁相过程中产生的多个信号控制各个状态之间的跳转，以实现对所述Genlock信号进行同步锁定或者重新启动同步锁相过程。
参看图3，是本发明提供的有限状态机的一种工作流程图。
Genlock延迟计算器(Genlock_delay_calc)33是整个系统中实现同步锁相最关键的模块，其最主要功能是实现外部Genlock信号输入与视频数据输出的同步，通过采用一个有限状态机FSM控制各个状态之间的跳转，并避免系统进入异常状况后无法恢复。如图3所示，有限状态机FSM的功能实现过程如下：
1)初始状态为空状态IDLE，此时状态机监控视频输出FIFO单元34输出的视频数据，通过视频数据中的vid_tref同步信号进行帧数据计数(frame_sample_count)，确保当前输出视频有效且是正确的帧大小Frame_size，当每个vid_tref同步信号有效时判断帧数量是否等于帧大小，如果是则锁定计数(lock_count)加一，否则锁定计数值清零；当连续检测到锁定计数值等于某一阈值(例如：4)时，认为视频数据输出稳定正确，状态机跳转到等待Genlock信号的状态(WAIT_FOR_GENLOCK_TREF)。
2)此时状态机监控外部Genlock信号的同步信息Genlock_tref，当Genlock_tref信号到来(例如，检测到其值为1)时，状态机跳转到等待输出参考信号状态(WAIT_FOR_OUTPUT_TREF)，且启动输出延时计数latency_count(数值累加)，否则状态机停留在当前状态。
3)当状态机跳转到等待输出参考信号状态WAIT_FOR_OUTPUT_TREF时，此时需要监控输入视频数据的同步信息vid_tref，并继续累加输出延时计数latency_count的值；当vid_tref信号到来(例如，检测到其值为1)时，将输出延时计数latency_count赋值给输出延迟时间latency，此输出延迟时间latency即为Genlock信号的同步信息Genlock_tref和输入视频数据的同步信息vid_tref之间的延迟值，状态机跳转到计算修正状态(CALCULATE_CORRECTION)。
4)当状态机跳转到计算修正状态CALCULATE_CORRECTION时，判断输出延时计数latency_count是否超过每行样本数sample_per_line，如果超过，代表延迟值过大不符合要求，状态机跳转到空状态IDLE，否则状态机跳转到监控锁定状态MONITOR_LOCK，并将锁定信号locked置为1，输出buffer_delay＝sample_per_line-latency，用于Video_output_fifo模块用于调整输出的视频数据延时，此时调整后的latency刚好等于sample_per_line。
5)当状态机跳转到监控锁定状态MONITOR_LOCK时，状态机监控多个条件，每当Genlock_tref同步信号到来时，清零输出延时计数latency_count并重新累加直到输入视频数据的同步信息vid_tref到来，将输出延时计数latency_count赋值给输出延迟时间latency，判断输出延迟时间latency是否等于每行样本数sample_per_line，如果是，将锁定信号locked置为1，否则将锁定信号locked置为0。判断Genlock_tref同步信号到来时锁定信号locked是否为1，若是，则状态机继续停留在监控锁定状态MONITOR_LOCK，非锁定计数值unlock_count清零；否则认为失锁，将非锁定计数值unlock_count累加，当连续检测到多次失锁，例如非锁定计数值unlock_count累计超过4次时，状态机跳转到空状态IDLE，重新开始整个同步锁相的流程。
进一步地，与上述实施例提供的Genlock同步锁相系统相对应，本发明实施例还提供了一种Genlock同步锁相方法。
参看图4，是本发明提供的Genlock同步锁相方法的一个实施例的步骤流程图。
在本实施例中，所述的Genlock同步锁相方法主要包括以下步骤：
步骤S41：接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号；所述多相位输入同步信号包括水平相位同步信号、垂直相位信号和场相位同步信号；
步骤S42：在所述多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；
步骤S43：接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。
参看图5，是本发明提供的根据同步信息锁定Genlock信号的一个方法流程图。
具体实施时，如图5所示，所述步骤S43，包括：
步骤S51：接入视频数据，将所述视频数据进行时钟隔离，产生视频输入时钟，并且提取出所述视频数据的起始视频帧、像素点数量和行数量，以视频帧为单位写入所述视频数据；
步骤S52：将所述视频数据进行缓存；
步骤S53：实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号；
步骤S54：根据所述Genlock延迟计算器产生的输出缓存延迟信号，调整视频数据的输出延时。
进一步地，所述Genlock同步锁相方法，还包括：根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间latency，基于视频像素时钟pix_clk并通过软件进行配置，修正所述时序信号(多相位输出同步信号)相对于所述多相位输入同步信号的偏移。
与所述Genlock同步锁相系统相对应，本实施例提供的Genlock同步锁相方法同样可以采用有限状态机实现对Genlock信号在与所述视频数据进行同步锁相过程中的各个状态的实时监控，根据同步锁相过程中产生的多个信号控制各个状态之间的跳转，以实现对所述Genlock信号进行同步锁定或者重新启动同步锁相过程。具体实施时，有限状态机的工作原理与上述图3实施例相同，在此不再赘述。
具体实施时，在Genlock信号锁定失败时产生缓存重启信号；根据所述缓存重启信号，重新读出所述视频数据。优选采用DDR存储器根据视频数据的帧大小对缓存空间进行划分和存储；其划分和存储过程与图1实施例相同。
采用多端口存储控制器根据输入的视频数据，以及所述视频输入FIFO单元提取出的起始视频帧、像素点数量和行数量，控制所述视频数据在所述DDR存储器上的写入地址；根据缓存重启信号，控制所述DDR存储器中的数据读出地址；基于所述视频输入时钟vid_clk，将所述视频数据写入所述DDR存储器中的与所述写入地址相对应的缓存空间上，和/或者，基于所述视频像素时钟pix_clk，将所述DDR存储器中的与所述读出地址相对应的缓存空间上的数据读出。
本实施例提供的Genlock同步锁相方法与上述Genlock同步锁相系统的工作原理对应相同，在此不再赘述。
本发明实施例提供的Genlock同步锁相技术方案，通过对外部Genlock信号的解析和分离，获得多相位输入同步信号，以产生用于同步锁相的视频像素时钟和时序信号；利用可编程数字逻辑电路的便捷性，计算出视频数据中的同步信息，并根据视频数据中的同步信息与Genlock信号的同步信息之间的传输延迟时间，实时监控和调整时序信号的偏移，以同步锁定Genlock信号，实现在数字电视视频处理领域中多个系统之间信号同步，无需采用价格高昂的专用同步器，使得接入的视频设备数目不受限制，大大降低系统成本和提高系统的运行能力。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种Genlock同步锁相系统，其特征在于，包括：
同步分离器，用于接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号；所述多相位输入同步信号包括水平相位同步信号、垂直相位信号和场相位同步信号；
时序发生器，用于在所述多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；
可编程数字逻辑电路，用于接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。
2.如权利要求1所述Genlock同步锁相系统，其特征在于，所述可编程数字逻辑电路包括：视频输入FIFO单元、视频缓存器、Genlock延迟计算器和视频输出FIFO单元；
所述视频输入FIFO单元，用于接入视频数据，将所述视频数据进行时钟隔离，产生视频输入时钟，并且提取出所述视频数据的起始视频帧、像素点数量和行数量，以视频帧为单位将所述视频数据写入所述视频缓存器；
所述视频缓存器为多端口存储器，用于将所述视频数据进行缓存；
所述Genlock延迟计算器，用于实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号；
所述视频输出FIFO单元，用于根据所述Genlock延迟计算器产生的输出缓存延迟信号，调整视频数据的输出延时。
3.如权利要求2所述Genlock同步锁相系统，其特征在于，所述Genlock延迟计算器，还用于在Genlock信号锁定失败时产生缓存重启信号；
所述视频缓存器为多端口存储器，还用于根据所述缓存重启信号，重新读出所述视频数据至所述视频输出FIFO单元。
4.如权利要求3所述的Genlock同步锁相系统，其特征在于，所述视频缓存器包括：DDR存储器、多端口存储控制器和存储读写逻辑单元；
所述DDR存储器，用于根据视频数据的帧大小对缓存空间进行划分和存储；
所述多端口存储控制器，用于根据输入的视频数据，以及所述视频输入FIFO单元提取出的起始视频帧、像素点数量和行数量，控制所述视频数据在所述DDR存储器上的写入地址；
所述多端口存储控制器，还用于根据所述Genlock延迟计算器产生的缓存重启信号，控制所述DDR存储器中的数据读出地址；
所述存储读写逻辑单元，用于基于所述视频输入时钟，将所述视频数据写入所述DDR存储器中的与所述写入地址相对应的缓存空间上，和/或者，基于所述视频像素时钟，将所述DDR存储器中的与所述读出地址相对应的缓存空间上的数据读出。
5.如权利要求3所述的Genlock同步锁相系统，其特征在于，所述Genlock延迟计算器中包括：
有限状态机，用于实时监控Genlock信号在与所述视频数据进行同步锁相过程中的各个状态，根据同步锁相过程中产生的多个信号控制各个状态之间的跳转，以实现对所述Genlock信号进行同步锁定或者重新启动同步锁相过程。
6.如权利要求1所述的Genlock同步锁相系统，其特征在于，所述同步分离器，还用于自动检测输入视频参考信号格式，并在输入视频参考信号发生切换时，自动重新锁定分离输出的多相位输入同步信号。
7.如权利要求1所述的Genlock同步锁相系统，其特征在于，所述时序发生器，还用于根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，基于视频像素时钟并通过软件进行配置，修正所述时序信号相对于所述多相位输入同步信号的偏移。
8.一种Genlock同步锁相方法，其特征在于，包括：
接入外部Genlock信号，并对所述Genlock信号进行解析，分离出多相位输入同步信号；所述多相位输入同步信号包括水平相位同步信号、垂直相位信号和场相位同步信号；
在所述多相位输入同步信号的驱动下，产生用于同步锁相的视频像素时钟和时序信号；
接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号。
9.如权利要求8所述的Genlock同步锁相方法，其特征在于，所述接入和缓存视频数据，计算出所述视频数据中的同步信息，并根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，确定是否同步锁定Genlock信号，包括：
接入视频数据，将所述视频数据进行时钟隔离，产生视频输入时钟，并且提取出所述视频数据的起始视频帧、像素点数量和行数量，以视频帧为单位写入所述视频数据；
将所述视频数据进行缓存；
实现所述Genlock信号的输入与所述视频数据的输出的同步，并将与所述视频数据的输出同步的Genlock信号进行锁定，产生输出缓存延迟信号；
根据所述Genlock延迟计算器产生的输出缓存延迟信号，调整视频数据的输出延时。
10.如权利要求9所述Genlock同步锁相方法，其特征在于，所述方法还包括：根据所述视频数据中的同步信息与所述Genlock信号的同步信息之间的传输延迟时间，基于视频像素时钟并通过软件进行配置，修正所述时序信号相对于所述多相位输入同步信号的偏移。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511032868.0A CN105472203A (zh) | 2015-12-31 | 2015-12-31 | Genlock同步锁相系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511032868.0A CN105472203A (zh) | 2015-12-31 | 2015-12-31 | Genlock同步锁相系统及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105472203A true CN105472203A (zh) | 2016-04-06 |
Family
ID=55609441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201511032868.0A Pending CN105472203A (zh) | 2015-12-31 | 2015-12-31 | Genlock同步锁相系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105472203A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106412527A (zh) * | 2016-11-28 | 2017-02-15 | 深圳市载德光电技术开发有限公司 | 一种高清音视频的无缝切换实现热备份的方法及系统 |
| CN106937157A (zh) * | 2017-04-05 | 2017-07-07 | 上海矽奥微电子有限公司 | 跨时钟域视频自动同步的装置及其操作方法 |
| CN108632499A (zh) * | 2017-03-15 | 2018-10-09 | 深圳开阳电子股份有限公司 | 一种图像信号处理器及其时序产生装置 |
| CN110636219A (zh) * | 2019-09-03 | 2019-12-31 | 北京三快在线科技有限公司 | 一种视频数据流的传输方法及装置 |
| CN115348464A (zh) * | 2022-08-12 | 2022-11-15 | 深圳市东明炬创电子股份有限公司 | 一种高清数字视频零延迟传输的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101764921A (zh) * | 2009-12-25 | 2010-06-30 | 大连科迪视频技术有限公司 | 3g-sdi高清数字视频帧同步系统 |
| CN201869278U (zh) * | 2010-11-29 | 2011-06-15 | 江苏技术师范学院 | 一种演播室图象采集系统 |
| CN102387297A (zh) * | 2010-08-30 | 2012-03-21 | 佳能株式会社 | 图像摄取装置 |
| CN104168426A (zh) * | 2013-05-17 | 2014-11-26 | 华为技术有限公司 | 一种视频拼接显示的多路同步方法及装置 |
| CN204316624U (zh) * | 2014-11-26 | 2015-05-06 | 厦门视诚科技有限公司 | 一种四画面无缝切换视频处理器 |
-
2015
- 2015-12-31 CN CN201511032868.0A patent/CN105472203A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101764921A (zh) * | 2009-12-25 | 2010-06-30 | 大连科迪视频技术有限公司 | 3g-sdi高清数字视频帧同步系统 |
| CN102387297A (zh) * | 2010-08-30 | 2012-03-21 | 佳能株式会社 | 图像摄取装置 |
| CN201869278U (zh) * | 2010-11-29 | 2011-06-15 | 江苏技术师范学院 | 一种演播室图象采集系统 |
| CN104168426A (zh) * | 2013-05-17 | 2014-11-26 | 华为技术有限公司 | 一种视频拼接显示的多路同步方法及装置 |
| CN204316624U (zh) * | 2014-11-26 | 2015-05-06 | 厦门视诚科技有限公司 | 一种四画面无缝切换视频处理器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106412527A (zh) * | 2016-11-28 | 2017-02-15 | 深圳市载德光电技术开发有限公司 | 一种高清音视频的无缝切换实现热备份的方法及系统 |
| CN108632499A (zh) * | 2017-03-15 | 2018-10-09 | 深圳开阳电子股份有限公司 | 一种图像信号处理器及其时序产生装置 |
| CN108632499B (zh) * | 2017-03-15 | 2020-12-11 | 深圳开阳电子股份有限公司 | 一种图像信号处理器及其时序产生装置 |
| CN106937157A (zh) * | 2017-04-05 | 2017-07-07 | 上海矽奥微电子有限公司 | 跨时钟域视频自动同步的装置及其操作方法 |
| CN106937157B (zh) * | 2017-04-05 | 2020-02-14 | 上海弘矽半导体有限公司 | 跨时钟域视频自动同步的装置及其操作方法 |
| CN110636219A (zh) * | 2019-09-03 | 2019-12-31 | 北京三快在线科技有限公司 | 一种视频数据流的传输方法及装置 |
| CN115348464A (zh) * | 2022-08-12 | 2022-11-15 | 深圳市东明炬创电子股份有限公司 | 一种高清数字视频零延迟传输的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103021378B (zh) | 一种多屏拼接显示装置和方法 | |
| US8749667B2 (en) | System and method for maintaining maximum input rate while up-scaling an image vertically | |
| CN105472203A (zh) | Genlock同步锁相系统及方法 | |
| US9055275B2 (en) | Image information playback unit, image information playback device and synchronization control method | |
| CN106982383A (zh) | 分布式视频显示系统、控制装置及控制方法 | |
| CN105871916B (zh) | 视频流送显处理方法、装置及系统 | |
| CN105338277B (zh) | Dp视频信号的时序恢复装置及方法 | |
| CN114217752B (zh) | 多屏同步显示的控制方法、装置、电子设备和存储介质 | |
| US20160255315A1 (en) | Digital movie projection system and method | |
| CN105744358A (zh) | 视频播放的处理方法及装置 | |
| CN103595924A (zh) | 一种基于Cameralink的图像融合系统及其方法 | |
| CN116112627B (zh) | 一种视频帧率自适应变换的方法和电路 | |
| CN102572398B (zh) | 多路视频处理装置、系统及方法 | |
| CN105430296A (zh) | 一种高清视频多画面分割裂屏显示的解决方法 | |
| CN114845150B (zh) | 一种显示屏多视频显示同步系统 | |
| CN112422888B (zh) | 视频拼接方法、装置、电子设备及计算机可读存储介质 | |
| CN110570793B (zh) | 一种适配不同类型显示屏的测试方法、装置及终端设备 | |
| US9019235B2 (en) | Method of driving touch display and touch display capable of increasing signal-to-noise ratio | |
| TW200410570A (en) | Image processing apparatus, image processing method, recording medium, and program | |
| CN102625086B (zh) | 一种用于高清数字矩阵的ddr2存储方法和系统 | |
| US6578093B1 (en) | System for loading a saved write pointer into a read pointer of a storage at desired synchronization points within a horizontal video line for synchronizing data | |
| US11037530B2 (en) | Video processing circuit and method for handling multiple videos using single video processing path capable of increasing processing data rate and saving circuit area | |
| CN109509424A (zh) | 显示驱动装置、其控制方法及显示装置 | |
| CN104469241A (zh) | 一种实现视频帧率变换的装置 | |
| CN109618074B (zh) | 一种对不标准输入vesa时序的健壮性设计方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160406 |